SITE MAP
NEWS

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Распайка разъема IDE HDD

RAM

Распайка Compact Flash

 

Распайка шины ISA

 

PC/104

 

LVDS

 

Распайка шины PCI

 

 

Распайка разъема IDE HDD

Разьем IDE HDD
(Со стороны кабеля)

N

Название

Описание

1

/RESET

Reset

2

GND

Ground

3

DD7

Data 7

4

DD8

Data 8

5

DD6

Data 6

6

DD9

Data 9

7

DD5

Data 5

8

DD10

Data 10

9

DD4

Data 4

10

DD11

Data 11

11

DD3

Data 3

12

DD12

Data 12

13

DD2

Data 2

14

DD13

Data 13

15

DD1

Data 1

16

DD14

Data 14

17

DD0

Data 0

18

DD15

Data 15

19

GND

Ground

20

KEY

Key

21

n/c

Not connected

22

GND

Ground

23

/IOW

Write Strobe

24

GND

Ground

25

/IOR

Read Strobe

26

GND

Ground

27

IO_CH_RDY

 

28

ALE

Address Latch Enable

29

n/c

Not connected

30

GND

Ground

31

IRQR

Interrupt Request

32

/IOCS16

IO ChipSelect 16

33

DA1

Address 1

34

n/c

Not connected

35

DA0

Address 0

36

DA2

Address 2

37

/IDE_CS0

(1F0-1F7)

38

/IDE_CS1

(3F6-3F7)

39

/ACTIVE

Led driver

40

GND

Ground

 

Распайка Compact Flash

Pin

Signal Function

Pin Type

In, Out Type

1

GND

-

Ground

2

D03

I/O

I1Z, 0Z3

3

D04

I/O

I1Z, 0Z3

4

D04

I/O

I1Z, 0Z3

5

D06

I/O

I1Z, 0Z3

6

D07

I/O

I1Z, 0Z3

7

-CE1

I

I3U

8

A10

I

I1Z

9

-OE

I

I3U

10

A09

I

I1Z

11

A08

I

I1Z

12

A07

I

I1Z

13

Vcc

-

Power

14

A06

I

I1Z

15

A05

I

I1Z

16

A04

I

I1Z

17

A03

I

I1Z

18

A02

I

I1Z

19

A01

I

I1Z

20

A00

I

I1Z

21

D00

I/O

I1Z, OZ3

22

D01

I/O

I1Z, OZ3

23

D02

I/O

I1Z, OZ3

24

WP

O

OT3

25

-CD2

O

Ground

26

-CD1

O

Ground

27

D11

I/O

I1Z, OZ3

28

D12

I/O

I1Z, OZ3

29

D13

I/O

I1Z, OZ3

30

D14

I/O

I1Z, OZ3

31

D15

I/O

I1Z, OZ3

32

-CE2

I

I3U

33

-VS1

O

Ground

34

-IORD

I

I3U

35

-IOWR

I

I3U

36

-WE

I

I3U

37

Ready

O

OT1

38

Vcc

-

Power

39

-CSEL

I

I2Z

40

-VS2

O

Open

41

RESET

I

I2Z

42

-WAIT

O

OT1

43

-INPACK

O

OT1

44

-REG

I

I3U

45

BVD2

O

OT1

46

BVD1

O

OT1

47

DO8

I/O

I1Z, OZ3

48

DO9

I/O

I1Z, OZ3

49

D10

I/O

I1Z, OZ3

50

GND

-

Ground

 

 

Распайка шины ISA

ISA 8 bit

N

Сигнал

N

Сигнал

A1

*CHKCHK

B1

GND

A2

SD7

B2

*RESDRV

A3

SD6

B3

+5V

A4

SD5

B4

IRQ2

A5

SD4

B5

-5V

A6

SD3

B6

DRQ2

A7

SD2

B7

-12V

A8

SD1

B8

*NOWS [A]

A9

SD0

B9

+12V

A10

CHRDY

B10

GND

A11

AEN

B11

*SMWTC

A12

SA19

B12

*SMRDC

A13

SA18

B13

*IOWC

A14

SA17

B14

*IORC

A15

SA16

B15

*DAK3

A16

SA15

B16

DRQ3

A17

SA14

B17

*DAK1

A18

SA13

B18

DRQ1

A19

SA12

B19

*REFRESH

A20

SA11

B20

BCLK

A21

SA10

B21

IRQ7

A22

SA9

B22

IRQ6

A23

SA8

B23

IRQ5

A24

SA7

B24

IRQ4

A25

SA6

B25

IRQ3

A26

SA5

B26

*DAK2

A27

SA4

B27

TC

A28

SA3

B28

BALE

A29

SA2

B29

+5V

A30

SA1

B30

OSC

A31

SA0

B31

GND

ISA 16 bit

N

Сигнал

N

Сигнал

C1

*SBHE

D1

*M16

C2

LA23

D2

*IO16

C3

LA22

D3

IRQ10

C4

LA21

D4

IRQ11

C5

LA20

D5

IRQ12

C6

LA19

D6

IRQ15 [B]

C7

LA18

D7

IRQ14

C8

LA17

D8

*DAK0

C9

*MRDC

D9

DRQ0

C10

*MWTC

D10

*DAK5

C11

SD8

D11

DRQ5

C12

SD9

D12

*DAK6

C13

SD10

D13

DRQ65

C14

SD11

D14

*DAK7

C15

SD12

D15

DRQ7

C16

SD13

D16

+5V

C17

SD14

D17

*MASTER16

C18

SD15

D18

GND

A и C - "componet sides"
* - Активный уровень этого сигнала низкий.
[A] Сигнал J8 или Card_Select использовался здесь в IBM XT. Этот сигнал был активным в "J8 slot" (самый близкий слот к разъему клавиатуры).
[B] Во многих документах здесь находится IRQ13. Это ошибка. IRQ13 (сопроцессор) нет на шине ISA.

 

Второй вариант

ISA=Industry Standard Architecture

98 pin 
(62+36)ISA EDGE MALE connector pin-out & layout

98 pin (62+36)ISA EDGE MALE connector  at the card

Pin

Name

Dir

Description

A1

/I/O CH CK

<--

I/O channel check; active low=parity error

A2

D7

<->

Data bit 7

A3

D6

<->

Data bit 6

A4

D5

<->

Data bit 5

A5

D4

<->

Data bit 4

A6

D3

<->

Data bit 3

A7

D2

<->

Data bit 2

A8

D1

<->

Data bit 1

A9

D0

<->

Data bit 0

A10

I/O CH RDY

<--

I/O Channel ready, pulled low to lengthen memory cycles

A11

AEN

-->

Address enable; active high when DMA controls bus

A12

A19

-->

Address bit 19

A13

A18

-->

Address bit 18

A14

A17

-->

Address bit 17

A15

A16

-->

Address bit 16

A16

A15

-->

Address bit 15

A17

A14

-->

Address bit 14

A18

A13

-->

Address bit 13

A19

A12

-->

Address bit 12

A20

A11

-->

Address bit 11

A21

A10

-->

Address bit 10

A22

A9

-->

Address bit 9

A23

A8

-->

Address bit 8

A24

A7

-->

Address bit 7

A25

A6

-->

Address bit 6

A26

A5

-->

Address bit 5

A27

A4

-->

Address bit 4

A28

A3

-->

Address bit 3

A29

A2

-->

Address bit 2

A30

A1

-->

Address bit 1

A31

A0

-->

Address bit 0

B1

GND

 

Ground

B2

RESET

-->

Active high to reset or initialize system logic

B3

+5V

 

+5 VDC

B4

IRQ2

<--

Interrupt Request 2

B5

-5VDC

 

-5 VDC

B6

DRQ2

<--

DMA Request 2

B7

-12VDC

 

-12 VDC

B8

/NOWS

<--

No WaitState

B9

+12VDC

 

+12 VDC

B10

GND

 

Ground

B11

/SMEMW

-->

System Memory Write

B12

/SMEMR

-->

System Memory Read

B13

/IOW

-->

I/O Write

B14

/IOR

-->

I/O Read

B15

/DACK3

-->

DMA Acknowledge 3

B16

DRQ3

<--

DMA Request 3

B17

/DACK1

-->

DMA Acknowledge 1

B18

DRQ1

<--

DMA Request 1

B19

/REFRESH

<->

Refresh

B20

CLOCK

-->

System Clock (67 ns, 8-8.33 MHz, 50% duty cycle)

B21

IRQ7

<--

Interrupt Request 7

B22

IRQ6

<--

Interrupt Request 6

B23

IRQ5

<--

Interrupt Request 5

B24

IRQ4

<--

Interrupt Request 4

B25

IRQ3

<--

Interrupt Request 3

B26

/DACK2

-->

DMA Acknowledge 2

B27

T/C

-->

Terminal count; pulses high when DMA term. count reached

B28

ALE

-->

Address Latch Enable

B29

+5V

 

+5 VDC

B30

OSC

-->

High-speed Clock (70 ns, 14.31818 MHz, 50% duty cycle)

B31

GND

 

Ground

       

C1

SBHE

<->

System bus high enable (data available on SD8-15)

C2

LA23

<->

Address bit 23

C3

LA22

<->

Address bit 22

C4

LA21

<->

Address bit 21

C5

LA20

<->

Address bit 20

C6

LA18

<->

Address bit 19

C7

LA17

<->

Address bit 18

C8

LA16

<->

Address bit 17

C9

/MEMR

<->

Memory Read (Active on all memory read cycles)

C10

/MEMW

<->

Memory Write (Active on all memory write cycles)

C11

SD08

<->

Data bit 8

C12

SD09

<->

Data bit 9

C13

SD10

<->

Data bit 10

C14

SD11

<->

Data bit 11

C15

SD12

<->

Data bit 12

C16

SD13

<->

Data bit 13

C17

SD14

<->

Data bit 14

C18

SD15

<->

Data bit 15

D1

/MEMCS16

<--

Memory 16-bit chip select (1 wait, 16-bit memory cycle)

D2

/IOCS16

<--

I/O 16-bit chip select (1 wait, 16-bit I/O cycle)

D3

IRQ10

<--

Interrupt Request 10

D4

IRQ11

<--

Interrupt Request 11

D5

IRQ12

<--

Interrupt Request 12

D6

IRQ15

<--

Interrupt Request 15

D7

IRQ14

<--

Interrupt Request 14

D8

/DACK0

-->

DMA Acknowledge 0

D9

DRQ0

<--

DMA Request 0

D10

/DACK5

-->

DMA Acknowledge 5

D11

DRQ5

<--

DMA Request 5

D12

/DACK6

-->

DMA Acknowledge 6

D13

DRQ6

<--

DMA Request 6

D14

/DACK7

-->

DMA Acknowledge 7

D15

DRQ7

<--

DMA Request 7

D16

+5 V

   

D17

/MASTER

<--

Used with DRQ to gain control of system

D18

GND

 

Ground


 

SMEMW

System Memory Write Commmand line. Indicates a memory write in the lower 1 MB area. The System Memory Write is an active-low signal which instructs memory devices to store data preset on the data bus SD0-SD15. This signal is active only when the memory address is within the lowest 1MB of memory address space.

T/C

Terminal Count. Notifies the cpu that that the last DMA data transfer operation is complete. Terminal Count provides a pulse when the terminal count for any DMA channel is reached.

8 Bit Memory or I/O Transfer Timing Diagram (4 wait states shown)

                  __     __     __    __     __     __     __
BCLK          ___|  |___|  |___|  |__|  |___|  |___|  |___|  |__
                               W1    W2     W3     W4
                      __
BALE          _______|  |_______________________________________
 
 
 
AEN           __________________________________________________
 
                        ______________________________________
SA0-SA19      ---------<______________________________________>-
 
 
              _____________                                _____
Command Line               |______________________________|
(IORC,IOWC,
SMRDC, or SMWTC)
                                                      _____
SD0-SD7       ---------------------------------------<_____>----
(READ)
 
                        ___________________________________
SD0-SD7       ---------<___________________________________>----
(WRITE)

Note: W1 through W4 indicate wait cycles.

BALE is placed high, and the address is latched on the SA bus. The slave device may safely sample the address during the falling edge of BALE, and the address on the SA bus remains valid until the end of the transfer cycle. Note that AEN remains low throughout the entire transfer cycle.

The command line is then pulled low (IORC or IOWC for I/O commands, SMRDSC or SMWTC for memory commands, read and write respectively). For write operations, the data remains on the SD bus for the remainder of the transfer cycle. For read operations, the data must be valid on the falling edge of the last cycle.

NOWS is sampled at the midpoint of each wait cycle. If it is low, the transfer cycle terminates without further wait states. CHRDY is sampled during the first half of the clock cycle. If it is low, further wait cycles will be inserted.

The default for 8 bit transfers is 4 wait states. Some computers allow the number of default wait states to be changed.

16 Bit Memory or I/O Transfer Timing Diagram (1 wait state shown)

                  __     __     __    __     __     __
BCLK          ___|  |___|  |___|  |__|  |___|  |___|  |_
 
 
AEN [2]       __________________________________________
 
                      _____________
LA17-LA23     -------<_____________>-[1]-----------------
 
                             __
BALE          ______________|  |________________________
 
             ________________                    _______
SBHE                         |__________________|
 
                              __________________
SA0-SA19      ---------------<__________________>-------
 
             _________________      ____________________
M16                           |____|
                               *  * [4]
 
             _________________               ___________
IO16 [3]                      |_____________|
                                        *
 
              _________________              ___________
Command Line                   |____________|
(IORC,IOWC,
MRDC, or MWTC)
                                          ____
SD0-SD7       ---------------------------<____>---------
(READ)
 
                                ______________
SD0-SD7       -----------------<______________>---------
(WRITE)

An asterisk (*) denotes the point where the signal is sampled.

[1] The portion of the address on the LA bus for the NEXT cycle may now be placed on the bus. This is used so that cards may begin decoding the address early. Address pipelining must be active.

[2] AEN remains low throughout the entire transfer cycle, indicating that a normal (non-DMA) transfer is occurring.

[3] Some bus controllers sample this signal during the same clock cycle as M16, instead of during the first wait state, as shown above. In this case, IO16 needs to be pulled low as soon as the address is decoded, which is before the I/O command lines are active.

[4] M16 is sampled a second time, in case the adapter card did not active the signal in time for the first sample (usually because the memory device is not monitoring the LA bus for early address information, or is waiting for the falling edge of BALE).

16 bit transfers follow the same basic timing as 8 bit transfers. A valid address may appear on the LA bus prior to the beginning of the transfer cycle. Unlike the SA bus, the LA bus is not latched, and is not valid for the entire transfer cycle (on most computers). The LA bus should be latched on the falling edge of BALE. Note that on some systems, the LA bus signals will follow the same timing as the SA bus. On either type of system, a valid address is present on the falling edge of BALE.

I/O adapter cards do not need to monitor the LA bus or BALE, since I/O addresses are always within the address space of the SA bus.

SBHE will be pulled low by the system board, and the adapter card must respond with IO16 or M16 at the appropriate time, or else the transfer will be split into two separate 8 bit transfers. Many systems expect IO16 or M16 before the command lines are valid. This requires that IO16 or M16 be pulled low as soon as the address is decoded (before it is known whether the cycle is I/O or Memory). If the system is starting a memory cycle, it will ignore IO16 (and vice-versa for I/O cycles and M16).

For read operations, the data is sampled on the rising edge of the last clock cycle. For write operations, valid data appears on the bus before the end of the cycle, as shown in the timing diagram. While the timing diagram indicates that the data needs to be sampled on the rising clock, on most systems it remains valid for the entire clock cycle.

The default for 16 bit transfers is 1 wait state. This may be shortened or lengthened in the same manner as 8 bit transfers, via NOWS and CHRDY. Many systems only allow 16 bit memory devices (and not I/O devices) to transfer using 0 wait states (NOWS has no effect on 16 bit I/O cycles).

SMRDC/SMWTC follow the same timing as MRDC/MWTC respectively when the address is within the lower 1 MB. If the address is not within the lower 1 MB boundary, SMRDC/SMWTC will remain high during the entire cycle.

It is also possible for an 8 bit bus cycle to use the upper portion of the bus. In this case, the timing will be similar to a 16 bit cycle, but an odd address will be present on the bus. This means that the bus is transferring 8 bits using the upper data bits (SD8-SD15).

Shortening or Lengthening the bus cycle:

BCLK       W                 W     W                 W
 _    __    __    __    __    __    __    __    __    __    __    __
  |__|  |__|  |__|  |__|  |__|  |__|  |__|  |__|  |__|  |__|  |__|  |__
 
        |--Transfer 1-----|----Transfer 2---------|----Transfer 3---|
 
BALE
         __                __                      __                __
________|  |______________|  |____________________|  |______________|
 
 
SBHE
_________                                       _______________________
         |__________________|__________________|
 
 
SA0-SA19
           _________________  _____________________  _________________
----------<_________________><_____________________><_________________>
 
 
IO16
___________               ___               ___________________________
           |_____________|   |_____________|
                    *                 *
 
CHRDY
________________________________        _______________________________
                                |______|
                  *                 *     *  [1]
 
NOWS
______________________________________________________            _____
                                                      |__________|
                                                        * [2]
IORC
______________           _______                 _______           ____
              |_________|       |_______________|       |_________|
 
 
SD0-SD15
                     ____                    ____              ____
--------------------<____>------------------<____>------------<____>---
                       *                       *                 *

An asterisk (*) denotes the point where the signal is sampled.
W=Wait Cycle

This timing diagram shows three different transfer cycles. The first is a 16 bit standard I/O read. This is followed by an almost identical 16 bit I/O read, with one wait state inserted. The I/O device pulls CHRDY low to indicate that it is not ready to complete the transfer (see [1]). This inserts a wait cycle, and CHRDY is again sampled. At this second sample, the I/O device has completed its operation and released CHRDY, and the bus cycle now terminates. The third cycle is an 8 bit transfer, which is shortened to 1 wait state (the default is 4) by the use of NOWS.

I/O Port Addresses

Note: Only the first 10 address lines are decoded for I/O operations. This limits the I/O address space to address 3FF (hex) and lower. Some systems allow for 16 bit I/O address space, but may be limited due to some I/O cards only decoding 10 of these 16 bits.

Port (hex)

Port Assignments

000-00F

DMA Controller

010-01F

DMA Controller (PS/2)

020-02F

Master Programmable Interrupt Controller (PIC)

030-03F

Slave PIC

040-05F

Programmable Interval Timer (PIT)

060-06F

Keyboard Controller

070-071

Real Time Clock

080-083

DMA Page Register

090-097

Programmable Option Select (PS/2)

0A0-0AF

PIC #2

0C0-0CF

DMAC #2

0E0-0EF

reserved

0F0-0FF

Math coprocessor, PCJr Disk Controller

100-10F

Programmable Option Select (PS/2)

110-16F

AVAILABLE

170-17F

Hard Drive 1 (AT)

180-1EF

AVAILABLE

1F0-1FF

Hard Drive 0 (AT)

200-20F

Game Adapter

210-217

Expansion Card Ports

220-26F

AVAILABLE

278-27F

Parallel Port 3

280-2A1

AVAILABLE

2A2-2A3

clock

2B0-2DF

EGA/Video

2E2-2E3

Data Acquisition Adapter (AT)

2E8-2EF

Serial Port COM4

2F0-2F7

Reserved

2F8-2FF

Serial Port COM2

300-31F

Prototype Adapter, Periscope Hardware Debugger

320-32F

AVAILABLE

330-33F

Reserved for XT/370

340-35F

AVAILABLE

360-36F

Network

370-377

Floppy Disk Controller

378-37F

Parallel Port 2

380-38F

SDLC Adapter

390-39F

Cluster Adapter

3A0-3AF

reserved

3B0-3BF

Monochrome Adapter

3BC-3BF

Parallel Port 1

3C0-3CF

EGA/VGA

3D0-3DF

Color Graphics Adapter

3E0-3EF

Serial Port COM3

3F0-3F7

Floppy Disk Controller

3F8-3FF

Serial Port COM1

Soundblaster cards usually use I/O ports 220-22F.
Data acquisition cards frequently use 300-31F.

Slave DMA Controller

I/O

Port

0000

DMA CH0 Memory Address Register
Contains the lower 16 bits of the memory address, written as two consecutive bytes.

0001

DMA CH0 Transfer Count
Contains the lower 16 bits of the transfer count, written as two consecutive bytes.

0002

DMA CH1 Memory Address Register

0003

DMA CH1 Transfer Count

0004

DMA CH2 Memory Address Register

0005

DMA CH2 Transfer Count

0006

DMA CH3 Memory Address Register

0007

DMA CH3 Transfer Count

0008

DMAC Status/Control Register
Status (I/O read) bits 0-3: Terminal Count, CH 0-3
- bits 4-7: Request CH0-3
Control (write)
- bit 0: Mem to mem enable (1 = enabled)
- bit 1: ch0 address hold enable (1 = enabled)
- bit 2: controller disable (1 = disabled)
- bit 3: timing (0 = normal, 1 = compressed)
- bit 4: priority (0 = fixed, 1 = rotating)
- bit 5: write selection (0 = late, 1 = extended)
- bit 6: DRQx sense asserted (0 = high, 1 = low)
- bit 7: DAKn sense asserted (0 = low, 1 = high)

0009

Software DRQn Request
- bits 0-1: channel select (CH0-3)
- bit 2: request bit (0 = reset, 1 = set)

000A

DMA mask register
- bits 0-1: channel select (CH0-3)
- bit 2: mask bit (0 = reset, 1 = set)

000B

DMA Mode Register
- bits 0-1: channel select (CH0-3)
- bits 2-3: 00 = verify transfer, 01 = write transfer, 10 = read transfer, 11 = reserved
- bit 4: Auto init (0 = disabled, 1 = enabled)
- bit 5: Address (0 = increment, 1 = decrement)
- bits 6-7: 00 = demand transfer mode, 01 = single transfer mode, 10 = block transfer mode, 11 = cascade mode

000C

DMA Clear Byte Pointer
Writing to this causes the DMAC to clear the pointer used to keep track of 16 bit data transfers into and out of the DMAC for hi/low byte sequencing.

000D

DMA Master Clear (Hardware Reset)

000E

DMA Reset Mask Register - clears the mask register

000F

DMA Mask Register
- bits 0-3: mask bits for CH0-3 (0 = not masked, 1 = masked)

0081

DMA CH2 Page Register (address bits A16-A23)

0082

DMA CH3 Page Register

0083

DMA CH1 Page Register

0087

DMA CH0 Page Register

0089

DMA CH6 Page Register

008A

DMA CH7 Page Register

008B

DMA CH5 Page Register

Physical Design:

ISA cards can be either 8-bit or 16-bit. 8-bit cards only uses the first 62 pins and 16-bit cards uses all 98 pins. Some 8-bit cards uses some of the 16-bit extension pins to get more interrupts.

8-bit card:

The AT version of the bus is upwardly compatible, which means that cards designed to work on an XT bus will work on an AT bus. This bus was produced for many years without any formal standard. In recent years, a more formal standard called the ISA bus (Industry Standard Architecture) has been created, with an extension called the EISA (Extended ISA) bus also now as a standard. The EISA bus extensions will not be detailed here.

This file is not intended to be a thorough coverage of the standard. It is for informational purposes only, and is intended to give designers and hobbyists sufficient information to design their own XT and AT compatible cards.

 

62 PIN EDGE 
CONNECTOR MALE

(At the card)

62 PIN EDGE 
CONNECTOR FEMALE

(At the computer)

16-bit card:

62+36 PIN EDGE 
CONNECTOR MALE(At the card)
62+36 PIN EDGE 
CONNECTOR FEMALE

(At the computer)

Signal Descriptions:

+5, -5, +12, -12

Power supplies. -5 is often not implemented.

AEN

Address Enable. This is asserted when a DMAC has control of the bus. This prevents an I/O device from responding to the I/O command lines during a DMA transfer. When AEN is active, the DMA Controller has control of the address bus as the memory and I/O read/write command lines.

BALE

Bus Address Latch Enable. The address bus is latched on the rising edge of this signal. The address on the SA bus is valid from the falling edge of BALE to the end of the bus cycle. Memory devices should latch the LA bus on the falling edge of BALE. Some references refer to this signal as Buffered Address Latch Enable, or just Address Latch Enable (ALE). The Buffered-Address Latch Enable is used to latch SA0-19 on the falling edge. This signal is forced high during DMA cycles.

BCLK

Bus Clock, 33% Duty Cycle. Frequency Varies. 4.77 to 8 MHz typical. 8.3 MHz is specified as the maximum, but many systems allow this clock to be set to 12 MHz and higher.

DACKx

DMA Acknowledge. The active-low DMA Acknowledge 0 to 3 and 5 to 7 are the corresponding acknowledge signals for DRQ 0-3, 5-7.

DRQx

DMA Request. These signals are asynchronous channel requests used by I/O channel devices to gain DMA service. DMA request channels 0-3 are for 8-bit data transfer. DAM request channels 5-7 are for 16-bit data transfer. DMA request channel 4 is used internally on the system board. DMA requests should be held high until the corresponding DACK line goes active. DMA requests are serviced in the following priority sequence:
High: DRQ 0, 1, 2, 3, 5, 6, 7 Lowest

IOCS16

I/O size 16. Generated by a 16 bit slave when addressed by a bus master. The active-low I/O Chip Select 16 indicates that the current transfer is a 1 wait state, 16 bit I/O cycle. Open Collector.

I/O CH CK

Channel Check. A low signal generates an NMI. The NMI signal can be masked on a PC, externally to the processor (of course). Bit 7 of port 70(hex) (enable NMI interrupts) and bit 3 of port 61 (hex) (recognition of channel check) must both be set to zero for an NMI to reach the cpu. The I/O Channel Check is an active-low signal which indicates that a parity error exists in a device on the I/O channel.

I/O CH RDY

Channel Ready. Setting this low prevents the default ready timer from timing out. The slave device may then set it high again when it is ready to end the bus cycle. Holding this line low for too long (15 microseconds, typical) can prevent RAM refresh cycles on some systems. This signal is called IOCHRDY (I/O Channel Ready) by some references. CHRDY and NOWS should not be used simultaneously. This may cause problems with some bus controllers. This signal is pulled low by a memory or I/O device to lengthen memory or I/O read/write cycles. It should only be held low for a minimum of 2.5 microseconds.

IOR

The I/O Read is an active-low signal which instructs the I/O device to drive its data onto the data bus, SD0-SD15.

IOW

The I/O Write is an active-low signal which instructs the I/O device to read data from the data bus, SD0-SD15.

IRQx

Interrupt Request. IRQ2 has the highest priority. IRQ 10-15 are only available on AT machines, and are higher priority than IRQ 3-7. The Interrupt Request signals which indicate I/O service attention. They are prioritized in the following sequence: Highest IRQ 9(2),10,11,12,14,3,4,5,6,7

LAxx

Latchable Address lines. Combine with the lower address lines to form a 24 bit address space (16 MB) These unlatched address signals give the system up to 16 MB of address ability. The are valid when "BALE" is high.

MASTER

16 bit bus master. Generated by the ISA bus master when initiating a bus cycle. This active-low signal is used in conjunction with a DRQ line by a processor on the I/O channel to gain control of the system. The I/O processor first issues a DRQ, and upon receiving the corresponding DACK, the I/O processor may assert MASTER, which will allow it to control the system address, data and control lines. This signal should not be asserted for more than 15 microseconds, or system memory may be corrupted du to the lack of memory refresh activity.

MEMCS16

The active-low Memory Chip Select 16 indicates that the current data transfer is a 1 wait state, 16 bit data memory cycle.

MEMR

The Memory Read is an active-low signal which instructs memory devices to drive data onto the data bus SD0-SD15. This signal is active on all memory read cycles.

MEMW

The Memory Write is an active-low signal which instructs memory devices to store data present on the data bus SD0-SD15. This signal is active on all memory write cycles.

NOWS

No Wait State. Used to shorten the number of wait states generated by the default ready timer. This causes the bus cycle to end more quickly, since wait states will not be inserted. Most systems will ignore NOWS if CHRDY is active (low). However, this may cause problems with some bus controllers, and both signals should not be active simultaneously.

OSC

Oscillator, 14.31818 MHz, 50% Duty Cycle. Frequency varies. This was originally divided by 3 to provide the 4.77 MHz cpu clock of early PCs, and divided by 12 to produce the 1.19 MHz system clock. Some references have placed this signal as low as 1 MHz (possibly referencing the system clock), but most modern systems use 14.318 MHz.
This frequency (14.318 MHz) is four times the television colorburst frequency. Refresh timing on many PC"s is based on OSC/18, or approximately one refresh cycle every 15 microseconds. Many modern motherboards allow this rate to be changed, which frees up some bus cycles for use by software, but also can cause memory errors if the system RAM cannot handle the slower refresh rates.

REFRESH

Refresh. Generated when the refresh logic is bus master. This active-low signal is used to indicate a memory refresh cycle is in progress. An ISA device acting as bus master may also use this signal to initiate a refresh cycle.

RESET

This signal goes low when the machine is powered up. Driving it low will force a system reset. This signal goes high to reset the system during powerup, low line-voltage or hardware reset. ??????????????

SA0-SA19

System Address Lines, tri-state. The System Address lines run from bit 0 to bit 19. They are latched on to the falling edge of "BALE".

SBHE

System Bus High Enable, tristate. Indicates a 16 bit data transfer. The System Bus High Enable indicates high byte transfer is occurring on the data bus SD8-SD15. This may also indicate an 8 bit transfer using the upper half of the bus data (if an odd address is present).

SD0-SD16

System Data lines, or Standard Data Lines. They are bidrectional and tri-state. On most systems, the data lines float high when not driven. These 16 lines provide for data transfer between the processor, memory and I/O devices.

SMEMR

System Memory Read Command line. Indicates a memory read in the lower 1 MB area. This System Memory Read is an active-low signal which instructs memory devices to drive data onto the data bus SD0-SD15. This signal is active only when the memory address is within the lowest 1MB of memory address space.

Interrupts on the ISA bus

Name

Interrupt

Description

NMI

2

Parity Error, Mem Refresh

IRQ0

8

8253 Channel 0 (System Timer)

IRQ1

9

Keyboard

IRQ2

A

Cascade from slave PIC

IRQ3

B

COM2

IRQ4

C

COM1

IRQ5

D

LPT2

IRQ6

E

Floppy Drive Controller

IRQ7

F

LPT1

IRQ8

F

Real Time Clock

IRQ9

F

Redirection to IRQ2

IRQ10

F

Reserved

IRQ11

F

Reserved

IRQ12

F

Mouse Interface

IRQ13

F

Coprocessor

IRQ14

F

Hard Drive Controller

IRQ15

F

Reserved

Block Transfer Mode

The DMAC is programmed for transfer. The device attempting DMA transfer drives the appropriate DRQ line high. The motherboard responds by driving AEN high and DAK low. This indicates that the DMA device is now the bus master. In response to the DAK signal, the DMA device drops DRQ. The DMAC places the address for DMA transfer on the address bus. Both the memory and I/O command lines are asserted (since DMA involves both an I/O and a memory device). AEN prevents I/O devices from responding to the I/O command lines, which would not result in proper operation since the I/O lines are active, but a memory address is on the address bus. The data transfer is now done (memory read or write), and the DMAC increments/decrements the address and begins another cycle. This continues for a number of cycles equal to the DMAC transfer count. When this has been completed, the terminal count signal (TC) is generated by the DMAC to inform the cpu that the DMA transfer has been completed.

Note: Block transfer must be used carefully. The bus cannot be used for other things (like RAM refresh) while block mode transfers are being done.

Demand Transfer Mode

The DMAC is programmed for transfer. The device attempting DMA transfer drives the appropriate DRQ line high. The motherboard responds by driving AEN high and DAK low. This indicates that the DMA device is now the bus master. Unlike single transfer and block transfer, the DMA device does not drop DRQ in response to DAK. The DMA device transfers data in the same manner as for block transfers. The DMAC will continue to generate DMA cycles as long as the I/O device asserts DRQ. When the I/O device is unable to continue the transfer (if it no longer had data ready to transfer, for example), it drops DRQ and the cpu once again has control of the bus. Control is returned to the DMAC by once again asserting DRQ. This continues until the terminal count has been reached, and the TC signal informs the cpu that the transfer has been completed.

Single Transfer Mode

The DMAC is programmed for transfer. The DMA device requests a transfer by driving the appropriate DRQ line high. The DMAC responds by asserting AEN and acknowledges the DMA request through the appropriate DAK line. The I/O and memory command lines are also asserted. When the DMA device sees the DAK signal, it drops the DRQ line.

The DMAC places the memory address on the SA bus (at the same time as the command lines are asserted), and the device either reads from or writes to memory, depending on the type of transfer. The transfer count is incremented, and the address incremented/decremented. DAK is de-asserted. The cpu now once again has control of the bus, and continues execution until the I/O device is once again ready for transfer. The DMA device repeats the procedure, driving DRQ high and waiting for DAK, then transferring data. This continues for a number of cycles equal to the transfer count. When this has been completed, the DMAC signals the cpu that the DMA transfer is complete via the TC (terminal count) signal.

                  __     __     __    __     __     __
BCLK          ___|  |___|  |___|  |__|  |___|  |___|  |___
 
               _______
DRQx         _|       |___________________________________
 
                   ______________________________
AEN           ____|                              |________
 
              _______                             ________
DAKx                 |___________________________|
 
                      ____________________________
SA0-SA15      -------<____________________________>-------
 
 
              ___________                     ____________
Command Line             |___________________|
(IORC, MRDC)
                                     _____________
SD0-SD7       ----------------------<_____________>-------
(READ)
 
                      ____________________________
SD0-SD7       -------<____________________________>-------
(WRITE)

Master DMA Controller

I/O

Port

00C0

DMA CH4 Memory Address Register
Contains the lower 16 bits of the memory address, written as two consecutive bytes.

00C2

DMA CH4 Transfer Count
Contains the lower 16 bits of the transfer count, written as two consecutive bytes.

00C4

DMA CH5 Memory Address Register

00C6

DMA CH5 Transfer Count

00C8

DMA CH6 Memory Address Register

00CA

DMA CH6 Transfer Count

00CC

DMA CH7 Memory Address Register

00CE

DMA CH7 Transfer Count

00D0

DMAC Status/Control Register
Status (I/O read) bits 0-3: Terminal Count, CH 4-7
- bits 4-7: Request CH4-7
Control (write)- bit 0: Mem to mem enable (1 = enabled)
- bit 1: ch0 address hold enable (1 = enabled)
- bit 2: controller disable (1 = disabled)
- bit 3: timing (0 = normal, 1 = compressed)
- bit 4: priority (0 = fixed, 1 = rotating)
- bit 5: write selection (0 = late, 1 = extended)
- bit 6: DRQx sense asserted (0 = high, 1 = low)
- bit 7: DAKn sense asserted (0 = low, 1 = high)

00D2

Software DRQn Request
- bits 0-1: channel select (CH4-7)
- bit 2: request bit (0 = reset, 1 = set)

00D4

DMA mask register
- bits 0-1: channel select (CH4-7)
- bit 2: mask bit (0 = reset, 1 = set)

00D6

DMA Mode Register
- bits 0-1: channel select (CH4-7)
- bits 2-3: 00 = verify transfer, 01 = write transfer, 10 = read transfer, 11 = reserved
- bit 4: Auto init (0 = disabled, 1 = enabled)
- bit 5: Address (0 = increment, 1 = decrement)
- bits 6-7: 00 = demand transfer mode, 01 = single transfer mode, 10 = block transfer mode, 11 = cascade mode

00D8

DMA Clear Byte Pointer
Writing to this causes the DMAC to clear the pointer used to keep track of 16 bit data transfers into and out of the DMAC for hi/low byte sequencing.

00DA

DMA Master Clear (Hardware Reset)

00DC

DMA Reset Mask Register - clears the mask register

00DE

DMA Mask Register
- bits 0-3: mask bits for CH4-7 (0 = not masked, 1 = masked)

 

DMA Read and Write

The ISA bus uses two DMA controllers (DMAC) cascaded together. The slave DMAC connects to the master DMAC via DMA channel 4 (channel 0 on the master DMAC). The slave therefore gains control of the bus through the master DMAC. On the ISA bus, the DMAC is programmed to use fixed priority (channel 0 always has the highest priority), which means that channel 0-4 from the slave have the highest priority (since they connect to the master channel 0), followed by channels 5-7 (which are channel 1-3 on the master).

The DMAC can be programmed for read transfers (data is read from memory and written to the I/O device), write transfers (data is read from the I/O device and written to memory), or verify transfers (neither a read or a write - this was used by DMA CH0 for DRAM refresh on early PCs).

Before a DMA transfer can take place, the DMA Controller (DMAC) must be programmed. This is done by writing the start address and the number of bytes to transfer (called the transfer count) and the direction of the transfer to the DMAC. After the DMAC has been programmed, the device may activate the appropriate DMA request (DRQx) line.

IRQ0,1,2,8, and 13 are not available on the ISA bus.

The IBM PC and XT had only a single 8259 interrupt controller. The AT and later machines have a second interrupt controller, and the two are used in a master/slave combination. IRQ2 and IRQ9 are the same pin on most ISA systems. Interrupts on most systems may be either edge triggered or level triggered. The default is usually edge triggered, and active high (low to high transition). The interrupt level must be held high until the first interrupt acknowledge cycle (two interrupt acknowledge bus cycles are generated in response to an interrupt request).

The software aspects of interrupts and interrupt handlers is intentionally omitted from this document, due to the numerous syntactical differences in software tools and the fact that adequate documentation of this topic is usually provided with developement software.

Bus Mastering:

An ISA device may take control of the bus, but this must be done with caution. There are no safety mechanisms involved, and so it is easily possible to crash the entire system by incorrectly taking control of the bus. For example, most systems require bus cycles for DRAM refresh. If the ISA bus master does not relinquish control of the bus or generate its own DRAM refresh cycles every 15 microseconds, the system RAM can become corrupted. The ISA adapter card can generate refresh cycles without relinquishing control of the bus by asserting REFRESH. MRDC can be then monitored to determine when the refresh cycle ends.

To take control of the bus, the device first asserts its DRQ line. The DMAC sends a hold request to the cpu, and when the DMAC receives a hold acknowledge, it asserts the appropriate DAK line corresponding to the DRQ line asserted. The device is now the bus master. AEN is asserted, so if the device wishes to access I/O devices, it must assert MASTER16 to release AEN. Control of the bus is returned to the system board by releasing DRQ.

Sources: Mark Sokos ISA page
Sources: "ISA System Architecture, 3rd Edition" by Tom Shanley and Don Anderson ISBN 0-201-40996-8
Sources: "Eisa System Architecture, 2nd Edition" by Tom Shanley and Don Anderson ISBN 0-201-40995-X
Sources: "Microcomputer Busses" by R.M. Cram ISBN 0-12-196155-9
Sources: HelpPC v2.10 Quick Reference Utility, by David Jurgens
Sources: ZIDA 80486 Mother Board User"s Manual, OPTi 486, 82C495sx

Note: Direction is Motherboard relative ISA-Cards.
Note: B8 was /CARD SLCDTD on the XT.
Card selected, activated by cards in XT´s slot J8

 

 

PC/104 is a compact version of the ISA bus, optimized for the requirements of embedded systems

разъем 146 pin 
PC/104 16 bit

146 pin PC/104 16 bit connector

Differences from ISA are:

  • Reduced form-factor to 90 by 96 mm.

  • Eliminated the need for backplanes or card cages, through its self-stacking bus

  • Minimized component count and power consumption (to typically 1-2 Watts per module), by reducing required bus drive on most signals to 4 mA.

PC/104 modules can be of two bus types, 8-bit and 16-bit. These correspond to the PC and PC/AT buses, respectively.

Pin

J1/P1

J1/P1

J2/P2 (16-bit modules only)

J2/P2 (16-bit modules only)

Number

Row A

Row B

Row C1

Row D1

0

--

--

0V

0V

1

IOCHCHK*

0V

SBHE*

MEMCS16*

2

SD7

RESETDRV

LA23

IOCS16*

3

SD6

+5V

LA22

IRQ10

4

SD5

IRQ9

LA21

IRQ11

5

SD4

-5V

LA20

IRQ12

6

SD3

DRQ2

LA19

IRQ15

7

SD2

-12V

LA18

IRQ14

8

SD1

ENDXFR*

LA17

DACK0*

9

SD0

+12V

MEMR*

DRQ0

10

IOCHRDY

(KEY)2

MEMW*

DACK5*

11

AEN

SMEMW*

SD8

DRQ5

12

SA19

SMEMR*

SD9

DACK6*

13

SA18

IOW*

SD10

DRQ6

14

SA17

IOR*

SD11

DACK7*

15

SA16

DACK3*

SD12

DRQ7

16

SA15

DRQ3

SD13

+5V

17

SA14

DACK1*

SD14

MASTER*

18

SA13

DRQ1

SD15

0V

19

SA12

REFRESH*

 

(KEY)2 0V

20

SA11

SYSCLK

--

--

21

SA10

IRQ7

--

--

22

SA9

IRQ6

--

--

23

SA8

IRQ5

--

--

24

SA7

IRQ4

--

--

25

SA6

IRQ3

--

--

26

SA5

DACK2*

--

--

27

SA4

TC

--

--

28

SA3

BALE

--

--

29

SA2

+5V

--

--

30

SA1

OSC

--

--

31

SA0

0V

--

--

32

0V

0V

--

--

Rows C and D are not required on 8-bit modules. B10 and C19 are key locations.
Signal timing and function are as specified in ISA specification.
Signal source/sink current differ from ISA values.

 

Распайка шины PCI

Расположение контактов на плате




Разница между платами для шины PCI на 5 и 3 вольта

Разница 
между платами для шины PCI на 5 и 3 вольта

 

Pin

+5V

+3.3V

Universal

Description

B1

-12V

 

 

-12 VDC

B2

TCK

 

 

Test Clock

B3

GND

 

 

Ground

B4

TDO

 

 

Test Data Output

B5

+5V

 

 

+5 VDC

B6

+5V

 

 

+5 VDC

B7

INTB

 

 

Interrupt B

B8

INTD

 

 

Interrupt D

B9

PRSNT1

 

 

Reserved

B10

RES

 

 

+V I/O (+5 V or +3.3 V)

B11

PRSNT2

 

 

??

B12

GND

(OPEN)

(OPEN)

Ground or Open (Key)

B13

GND

(OPEN)

(OPEN)

Ground or Open (Key)

B14

RES

 

 

Reserved VDC

B15

GND

 

 

Reset

B16

CLK

 

 

Clock

B17

GND

 

 

Ground

B18

REQ

 

 

Request

B19

+5V

+3.3V

Signal Rail

+V I/O (+5 V or +3.3 V)

B20

AD31

 

 

Address/Data 31

B21

AD29

 

 

Address/Data 29

B22

GND

 

 

Ground

B23

AD27

 

 

Address/Data 27

B24

AD25

 

 

Address/Data 25

B25

+3.3V

 

 

+3.3VDC

B26

C/BE3

 

 

Command, Byte Enable 3

B27

AD23

 

 

Address/Data 23

B28

GND

 

 

Ground

B29

AD21

 

 

Address/Data 21

B30

AD19

 

 

Address/Data 19

B31

+3.3V

 

 

+3.3 VDC

B32

AD17

 

 

Address/Data 17

B33

C/BE2

 

 

Command, Byte Enable 2

B34

GND13

 

 

Ground

B35

IRDY

 

 

Initiator Ready

B36

+3.3V06

 

 

+3.3 VDC

B37

DEVSEL

 

 

Device Select

B38

GND16

 

 

Ground

B39

LOCK

 

 

Lock bus

B40

PERR

 

 

Parity Error

B41

+3.3V08

 

 

+3.3 VDC

B42

SERR

 

 

System Error

B43

+3.3V09

 

 

+3.3 VDC

B44

C/BE1

 

 

Command, Byte Enable 1

B45

AD14

 

 

Address/Data 14

B46

GND18

 

 

Ground

B47

AD12

 

 

Address/Data 12

B48

AD10

 

 

Address/Data 10

B49

GND20

 

 

Ground

B50

(OPEN)

GND

(OPEN)

Ground or Open (Key)

B51

(OPEN)

GND

(OPEN)

Ground or Open (Key)

B52

AD8

 

 

Address/Data 8

B53

AD7

 

 

Address/Data 7

B54

+3.3V12

 

 

+3.3 VDC

B55

AD5

 

 

Address/Data 5

B56

AD3

 

 

Address/Data 3

B57

GND22

 

 

Ground

B58

AD1

 

 

Address/Data 1

B59

VCC08

 

 

+5 VDC

B60

ACK64

 

 

Acknowledge 64 bit ???

B61

VCC10

 

 

+5 VDC

B62

VCC12

 

 

+5 VDC

 

 

 

 

 

B63

RES

 

 

Reserved

B64

GND

 

 

Ground

B65

C/BE[6]#

 

 

Command, Byte Enable 6

B66

C/BE[4]#

 

 

Command, Byte Enable 4

B67

GND

 

 

Ground

B68

AD63

 

 

Address/Data 63

B69

AD61

 

 

Address/Data 61

B70

+5V

+3.3V

Signal Rail

+V I/O (+5 V or +3.3 V)

B71

AD59

 

 

Address/Data 59

B72

AD57

 

 

Address/Data 57

B73

GND

 

 

Ground

B74

AD55

 

 

Address/Data 55

B75

AD53

 

 

Address/Data 53

B76

GND

 

 

Ground

B77

AD51

 

 

Address/Data 51

B78

AD49

 

 

Address/Data 49

B79

+5V

+3.3V

Signal Rail

+V I/O (+5 V or +3.3 V)

B80

AD47

 

 

Address/Data 47

B81

AD45

 

 

Address/Data 45

B82

GND

 

 

Ground

B83

AD43

 

 

Address/Data 43

B84

AD41

 

 

Address/Data 41

B85

GND

 

 

Ground

B86

AD39

 

 

Address/Data 39

B87

AD37

 

 

Address/Data 37

B88

+5V

+3.3V

Signal Rail

+V I/O (+5 V or +3.3 V)

B89

AD35

 

 

Address/Data 35

B90

AD33

 

 

Address/Data 33

B91

GND

 

 

Ground

B92

RES

 

 

Reserved

B93

RES

 

 

Reserved

B94

GND

 

 

Ground

Pin

+5V

+3.3V

Universal

Description

A1

TRST

 

 

Test Logic Reset

A2

+12V

 

 

+12 VDC

A3

TMS

 

 

Test Mde Select

A4

TDI

 

 

Test Data Input

A5

+5V

 

 

+5 VDC

A6

INTA

 

 

Interrupt A

A7

INTC

 

 

Interrupt C

A8

+5V

 

 

+5 VDC

A9

RESV01

 

 

Reserved VDC

A10

+5V

+3.3V

Signal Rail

+V I/O (+5 V or +3.3 V)

A11

RESV03

 

 

Reserved VDC

A12

GND03

(OPEN)

(OPEN)

Ground or Open (Key)

A13

GND05

(OPEN)

(OPEN)

Ground or Open (Key)

A14

RESV05

 

 

Reserved VDC

A15

RESET

 

 

Reset

A16

+5V

+3.3V

Signal Rail

+V I/O (+5 V or +3.3 V)

A17

GNT

 

 

Grant PCI use

A18

GND08

 

 

Ground

A19

RESV06

 

 

Reserved VDC

A20

AD30

 

 

Address/Data 30

A21

+3.3V01

 

 

+3.3 VDC

A22

AD28

 

 

Address/Data 28

A23

AD26

 

 

Address/Data 26

A24

GND10

 

 

Ground

A25

AD24

 

 

Address/Data 24

A26

IDSEL

 

 

Initialization Device Select

A27

+3.3V03

 

 

+3.3 VDC

A28

AD22

 

 

Address/Data 22

A29

AD20

 

 

Address/Data 20

A30

GND12

 

 

Ground

A31

AD18

 

 

Address/Data 18

A32

AD16

 

 

Address/Data 16

A33

+3.3V05

 

 

+3.3 VDC

A34

FRAME

 

 

Address or Data phase

A35

GND14

 

 

Ground

A36

TRDY

 

 

Target Ready

A37

GND15

 

 

Ground

A38

STOP

 

 

Stop Transfer Cycle

A39

+3.3V07

 

 

+3.3 VDC

A40

SDONE

 

 

Snoop Done

A41

SBO

 

 

Snoop Backoff

A42

GND17

 

 

Ground

A43

PAR

 

 

Parity

A44

AD15

 

 

Address/Data 15

A45

+3.3V10

 

 

+3.3 VDC

A46

AD13

 

 

Address/Data 13

A47

AD11

 

 

Address/Data 11

A48

GND19

 

 

Ground

A49

AD9

 

 

Address/Data 9

A50

 

 

 

 

A51

 

 

 

 

A52

C/BE0

 

 

Command, Byte Enable 0

A53

+3.3V11

 

 

+3.3 VDC

A54

AD6

 

 

Address/Data 6

A55

AD4

 

 

Address/Data 4

A56

GND21

 

 

Ground

A57

AD2

 

 

Address/Data 2

A58

AD0

 

 

Address/Data 0

A59

+5V

+3.3V

Signal Rail

+V I/O (+5 V or +3.3 V)

A60

REQ64

 

 

Request 64 bit ???

A61

VCC11

 

 

+5 VDC

A62

VCC13

 

 

+5 VDC

 

 

 

 

 

A63

GND

 

 

Ground

A64

C/BE[7]#

 

 

Command, Byte Enable 7

A65

C/BE[5]#

 

 

Command, Byte Enable 5

A66

+5V

+3.3V

Signal Rail

+V I/O (+5 V or +3.3 V)

A67

PAR64

 

 

Parity 64 ???

A68

AD62

 

 

Address/Data 62

A69

GND

 

 

Ground

A70

AD60

 

 

Address/Data 60

A71

AD58

 

 

Address/Data 58

A72

GND

 

 

Ground

A73

AD56

 

 

Address/Data 56

A74

AD54

 

 

Address/Data 54

A75

+5V

+3.3V

Signal Rail

+V I/O (+5 V or +3.3 V)

A76

AD52

 

 

Address/Data 52

A77

AD50

 

 

Address/Data 50

A78

GND

 

 

Ground

A79

AD48

 

 

Address/Data 48

A80

AD46

 

 

Address/Data 46

A81

GND

 

 

Ground

A82

AD44

 

 

Address/Data 44

A83

AD42

 

 

Address/Data 42

A84

+5V

+3.3V

Signal Rail

+V I/O (+5 V or +3.3 V)

A85

AD40

 

 

Address/Data 40

A86

AD38

 

 

Address/Data 38

A87

GND

 

 

Ground

A88

AD36

 

 

Address/Data 36

A89

AD34

 

 

Address/Data 34

A90

GND

 

 

Ground

A91

AD32

 

 

Address/Data 32

A92

RES

 

 

Reserved

A93

GND

 

 

Ground

A94

RES

 

 

Reserved

Шина PCI

PCI (англ. Peripheral component interconnect, дословно — взаимосвязь периферийных компонентов) — шина ввода/вывода для подключения периферийных устройств к материнской плате компьютера. Стала массово применяться для Pentium-систем, но используется и с 486 процессорами. Частота шины от 20 до 33 МГц, теоретически максимальная скорость 132/264 Мбайт/с для 32/64 бит.

Слот PCI самодостаточен для подключения любого контроллера (VLB не работала без ISA), на системной плате может сосуществовать с любой из других шин ввода-вывода. Шина PCI - первая шина в архитектуре IBM PC, которая не привязана к этой архитектуре. Она является процессорно-независимой и применяется, например, в компьютерах Macintosh. В отличие от остальных шин, компоненты расположены на левой поверхности плат PCI-адаптеров. По этой причине крайний PCI-слот обычно разделяет использование посадочного места с соседним ISA-слотом (Shared slot). Процессор через так называемые мосты (PCI Bridge) может быть подключен к нескольким каналам PCI, обеспечивая возможность одновременной передачи данных между независимыми каналами PCI (возможно только в спецификации 2.1). Стандарт PCI определяет для каждого слота конфигурационное пространство размером до 256 восьмибитных регистров, не приписанных ни к пространству памяти, ни к пространству ввода-вывода. Доступ к ним осуществляется по специальным циклам шины Configuration Read и Configuration Write, вырабатываемым контроллером при обращении процессора к регистрам контроллера шины PCI, расположенным в его пространстве ввода-вывода. На PCI определены два основных вида устройств - инициатор (по ГОСТ - задатчик), т.е. устройство, получившее от арбитра шины разрешение на захват ее и устройство назначения, цель (target) с которым инициатор выполняет цикл обмена данными.


Типы PCI-слотов

- PCI 2.0 — первая версия базового стандарта, получившая широкое распространение, использовались как карты, так и слоты с сигнальным напряжением только 5 В. Пиковая пропускная способность — 133 Мбайт/с;

- PCI 2.1-3.0 — отличались от 2.0 возможностью одновременной работы нескольких bus-master устройств (т. н. конкурентный режим), а также появлением универсальных карт расширения, способных работать как в 5 В, так и в 3,3 В слотах (с частотой 33 и 66 МГц соответственно). Пиковая пропускная способность для 33 МГц — 133 Мбайт/с, а для 66 МГц — 266 Мбайт/с; Версия 2.1 — работа с 3,3 В картами и наличие соответствующих линий питания являлась опциональной; Версия 2.2 — сделанные в соответствии с этими стандартами карты расширения имеют универсальный разъём и способны работать практически во всех более поздних разновидностях слотов шины PCI, а также, в некоторых случаях, и в слотах 2.1; Версия 2.3 — несовместима с картами PCI 5 В, несмотря на продолжающееся использование 32-битных слотов с 5 В-ключом. Карты расширения имеют универсальный разъём, но не способны работать в 5 В-слотах ранних версий (до 2.1 включительно); Версия 3.0 — завершает переход на карты PCI 3,3 В, карты PCI 5 В больше не поддерживаются.

- PCI 64 — расширение базового стандарта PCI, появившееся в версии 2.1, удваивающее число линий данных, и, следовательно, пропускную способность. Слот PCI64 является удлинённой версией обычного PCI-слота. Формально совместимость 32-битных карт с 64-битным слотами (при условии наличия общего поддерживаемого сигнального напряжения) полная, а совместимость 64-битной карты с 32-битным слотами является ограниченной (в любом случае произойдёт потеря производительности). Работает на тактовой частоте 33 МГц. Пиковая пропускная способность — 266 Мбайт/с; Версия 1 — использует слот PCI 64-бита 5 В; Версия 2 — использует слот PCI 64-бита 3,3 В;

- PCI 66 — это PCI 64 работающий на тактовой частоте 66 МГц, использует 3,3 В-слоты, карты имеют универсальный, либо 3,3 В форм-фактор. Пиковая пропускная способность — 533 Мбайт/с;

- PCI 64/66 — комбинация PCI 64 и PCI 66, позволяет учетверить скорость передачи данных по сравнению с базовым стандартом PCI, и использует 64-битные 3,3 В-слоты, совместимые только с универсальными и 3,3 В 32-битными картами расширения. Карты стандарта PCI64/66 имеют универсальный (имеющий ограниченную совместимость с 32-битными слотами) либо 3,3 В форм-фактор (последний вариант принципиально не совместим с 32-битными 33 МГц слотами популярных стандартов). Пиковая пропускная способность — 533 Мбайт/с;

- PCI-X — расширение PCI64, для всех вариантов шины существуют следующие ограничения по количеству подключаемых к каждой шине устройств: 66 МГц — 4, 100 МГц — 2, 133 МГц — 1 (или 2, если одно или оба устройства не находятся на платах расширения, а уже интегрированы на одну плату вместе с контроллером), 266, 533 МГц и выше — 1; Версия 1.0 — введено две новые рабочие частоты: 100 и 133 МГц, а также механизм раздельных транзакций для улучшения производительности при одновременной работе нескольких устройств. Как правило, обратно совместима со всеми 3,3 В и универсальными PCI-картами. Карты обычно выполняются в 64-битном 3,3 В формате и имеют ограниченную обратную совместимость со слотами PCI64/66, а некоторые — в универсальном формате и способны работать (хотя практической ценности это почти не имеет) в обычном PCI 2.2/2.3. Пиковая пропускная способность — 1024 Мбайт/с; Версия 2.0 — введено две новые рабочие частоты: 266 и 533 МГц, а также коррекция ошибок чётности при передаче данных (ECC). Расширяет конфигурационное пространство PCI до 4096 байт и допускает расщепление на 4 независимых 16-битных шины, что применяется исключительно во встраиваемых и промышленных системах, сигнальное напряжение снижено до 1,5 В, но сохранена обратная совместимость разъёмов со всеми картами, использующими сигнальное напряжение 3,3 В. Пиковая пропускная способность — 4096 Мбайт/с;

- Mini PCI — новый форм-фактор PCI 2.2 для использования в основном в ноутбуках;

- Cardbus — PCMCIA форм-фактор для 32-бит, 33 МГц PCI;

- CompactPCI — использует модули размера Eurocard, включаемые в PCI backplane;

- PC/104-Plus — индустриальная шина, использующая сигнализацию PCI с другим разъёмом;

- PMC — PCI mezzanine card, мезонинная шина, соответствует стандарту IEEE P1386.1;

- ATCA или AdvancedTCA — шина следующего поколения для телекоммуникационной индустрии.

Cводная таблица совместимости карт и слотов в зависимости от версии и конструктива:

Описание: Файл:Example.png

сначала была шина ISA (давным-давно) со временем она стала узким местом для многих устройств и на смену ей пришла шина PCI когда и ее стало маловато решили частично снять вопрос создав специализированную графическую шину AGP (чем то напоминает историю с VLB - Vesa Local Bus во времена ISA - была у меня такая длинная видеокарта и память туда можно было вставлять увеличивая объем с 512Кб до 2Мб Описание: :) ), более радикальное решение вводить было рано и тяжело для пользователей... А позже внедрена PCI Express. 
Разработка стандарта PCI Express была начата фирмой Intel после отказа от шины InfiniBand. Официально первая базовая спецификация PCI Express появилась в июле 2002 года. 
Шина PCI Express нацелена на использование только в качестве локальной шины. Программная модель PCI Express во многом унаследована от PCI и существующие системы и контроллеры могли быть доработаны для использования шины PCI Express заменой только физического уровня, без доработки ПО. Высокая пиковая производительность шины PCI Express позволяет использовать её вместо шин AGP и тем более PCI и PCI-X. 
Соединение между двумя устройствами PCI Express называется link, и состоит из одного (называемого 1x) или нескольких (2x, 4x, 8x, 12x, 16x и 32x) двунаправленных последовательных соединений lane. Каждое устройство должно поддерживать соединение 1x. 
Пропускная способность, с учётом двунаправленной передачи, для шин PCI Express с разным количеством связей: 
Используется связей 1x 2x 4x 8x 12x 16x 32x 
Пропускная способность, ГБ/c 0,5 1 2 4 6 8 16 
Для сравнения пропускная способность старой шины PCI составляет от 133Мб/с до 256Мб/с в ее вариантах для рабочих станций (PCI 2.0, PCI 2.1-3.0). И от 256Мб/с и до 4096Мб/c (максимум )в серверных вариантах (PCI-X, PCI-64). 
Скоро собираются окончательно принять спецификацию PCI Express 2.0 - основные нововведения увеличение проускной способности и виртуализация ввода-вывода. 
Вышеуказанный текст по большей части из статьи с 
http://ru.wikipedia.org 
Если интересует первоисточник и полные спецификации (на английском) то ищи на сайте PCI-SIG (PCI Special Interest Group) -
http://www.pcisig.com/

 

Peripheral component interconnect, дословно: взаимосвязь периферийных компонентов) — системная шина для подключения периферийных устройств к материнской плате компьютера. 
* частота шины — 33,33 МГц или 66,66 МГц, передача синхронная; 
* разрядность шины — 32 или 64 бита, шина мультиплексированная (адрес и данные передаются по одним и тем же линиям); 
* пиковая пропускная способность для 32-разрядного варианта, работающего на частоте 33,33 МГц — 133 Мб в секунду; 
* адресное пространство памяти — 32 бита (4 Гибибайта); 
* адресное пространство портов ввода-вывода — 32 бита (4 Гибибайта); 
* конфигурационное адресное пространство (для одной функции) 256 байт; 
* напряжение 3,3 или 5 вольт. 
# PCI 2.0 — первая версия базового стандарта, получившая широкое распространение, использовались как карты, так и слоты с сигнальным напряжением только 5В. Пиковая пропускная способность — 133Мб/с; 
# PCI 2.1-3.0 — отличались от 2.0 возможностью одновременной работы нескольких bus-master устройств (т. н. конкурентный режим), а также появлением универсальных карт расширения, способных работать как в 5В, так и в 3.3В слотах (с частотой 33 и 66 МГц соответственно). Пиковая пропускная способность для 33 МГц — 133МБ/с, а для 66 МГц — 266 МБ/с; 

* Версия 2.1 — работа с 3.3В картами и наличие соответствующих линий питания являлась опциональной; 
* Версия 2.2 — сделанные в соответствии с этими стандартами карты расширения имеют универсальный разъём и способны работать практически во всех более поздних разновидностях слотов шины PCI, а также, в некоторых случаях, и в слотах 2.1; 
* Версия 2.3 — несовместима с картами PCI 5В, несмотря на продолжающееся использование 32-битных слотов с 5В-ключом. Карты расширения имеют универсальный разъём, но не способны работать в 5В-слотах ранних версий (до 2.1 включительно); 
* Версия 3.0 — завершает переход на карты PCI 3.3В, карты PCI 5В больше не поддерживаются. 

# PCI 64 — расширение базового стандарта PCI, появившееся в версии 2.1, удваивающее число линий данных, и, следовательно, пропускную способность. Cлот PCI64 является удлинённой версией обычного PCI-слота. Формально совместимость 32-битных карт с 64-битным слотами (при условии наличия общего поддерживаемого сигнального напряжения) полная, а совместимость 64-битной карты с 32-битным слотами является ограниченной (в любом случае произойдёт потеря производительности). Работает на тактовой частоте 33МГц. Пиковая пропускная способность — 266 МБ/с; 

* Версия 1 — использует слот PCI 64-бита 5В; 
* Версия 2 — использует слот PCI 64-бита 3.3В; 

# PCI 66 — это PCI 64 работающий на тактовой частоте 66 МГц , использует 3.3В-слоты, карты имеют универсальный, либо 3.3В форм-фактор. Пиковая пропускная способность — 533 МБ/с; 
# PCI 64/66 — комбинация PCI 64 и PCI 66, позволяет учетверить скорость передачи данных по сравнению с базовым стандартом PCI, и использует 64-битные 3.3В слоты, совместимые только с универсальными и 3.3В 32-битными картами расширения. Карты стандарта PCI64/66 имеют универсальный (имеющий ограниченную совместимость с 32-битными слотами) либо 3.3В форм-фактор (последний вариант принципиально не совместим с 32-битными 33МГц слотами популярных стандартов). Пиковая пропускная способность — 533 МБ/с; 
# PCI-X — расширение PCI64, для всех вариантов шины существуют следующие ограничения по количеству подключаемых к каждой шине устройств: 66МГц — 4, 100МГц — 2, 133МГц — 1 (или 2 если одно или оба устройства не находятся на платах расширения, а уже интегрированы на одну плату вместе с контроллером), 266, 533МГц и выше — 1; 

* Версия 1.0 — введено две новые рабочие частоты: 100 и 133МГц, а также механизм раздельных транзакций для улучшения производительности при одновременной работе нескольких устройств. Как правило, обратно совместима со всеми 3.3В и универсальными PCI-картами. Карты обычно выполняются в 64-битном 3.3В формате и имеют ограниченную обратную совместимость со слотами PCI64/66, а некоторые — в универсальном формате и способны работать (хотя практической ценности это почти не имеет) в обычном PCI 2.2/2.3. Пиковая пропускная способность — 1024 МБ/с; 
* Версия 2.0 — введено две новые рабочие частоты: 266 и 533МГц, а также коррекция ошибок чётности при передаче данных (ECC). Расширяет конфигурационное пространство PCI до 4096 байт и допускает расщепление на 4 независимых 16-битных шины, что применяется исключительно во встраиваемых и промышленных системах, сигнальное напряжение снижено до 1.5В, но сохранена обратная совместимость разъёмов со всеми картами, использующими сигнальное напряжение 3.3В. Пиковая пропускная способность — 4096 МБ/с;

 

PCI Express или PCIe или PCI-E,

(также известная как 3GIO for 3rd Generation I/O; не путать с PCI-X или PXI) — компьютерная шина, использующая программную модель шины PCI и высокопроизводительный физический протокол, основанный на последовательной передаче данных. 
Для подключения устройства PCI Express используется двунаправленное последовательное соединение типа точка-точка, называемое lane; это резко отличается от PCI, в которой все устройства подключаются к общей 32-разрядной параллельной однонаправленной шине. 

Соединение между двумя устройствами PCI Express называется link, и состоит из одного (называемого 1x) или нескольких (2x, 4x, 8x, 12x, 16x и 32x) двунаправленных последовательных соединений lane. Каждое устройство должно поддерживать соединение 1x. 

На электрическом уровне каждое соединение использует низковольтную дифференциальную передачу сигнала (LVDS), приём и передача информации производится каждым устройством PCI Express по отдельной витой паре, таким образом, в простейшем случае, устройство подключается к коммутатору PCI Express всего лишь четырьмя проводниками. 

Использование подобного подхода имеет следующие преимущества: 

* карта PCI Express помещается и корректно работает в любом слоте той же или большей пропускной способности (например, карта x1 будет работать в слотах x4 и x16); 
* слот большего физического размера может использовать не все lane'ы (например, к слоту 16x можно подвести линии передачи информации, соответствующие 1x или 8x, и всё это будет нормально функционировать; однако, при этом необходимо подключить все линии «питание» и «земля», необходимые для слота 16x). 

В обоих случаях, на шине PCI Express будет использовать максимальное количество lane'ов доступных как для карты, так и для слота. Однако это не позволяет устройству работать в слоте, предназначенном для карт с меньшей пропускной способностью шины PCI Express (например, карта x4 физически не поместится в слот x1, несмотря на то, что она могла бы работать в слоте 4x с использованием только одного lane). 

PCI Express пересылает всю управляющую информацию, включая прерывания, через те же линии, что используются для передачи данных. Последовательный протокол никогда не может быть заблокирован, таким образом задержки шины PCI Express вполне сравнимы с таковыми для шины PCI. 
Пропускная способность соединения lane составляет 2,5 Гбит/с. Для расчета пропускной способности соединения link необходимо учесть то, что в каждом соединении передача дуплексная, а также учесть применение кодирования 8B/10B (8 бит в 10). 
Пропускная способность, с учётом двунаправленной передачи, для шин PCI Express с разным количеством связей указана в таблице: 
Используется связей 1x 2x 4x 8x 12x 16x 32x 
Пропускная способность, ГБ/c 0,5 1 2 4 6 8 16

 

 

 

Распайка кабеля Cisco Console RJ45 - DB9RJ45               DB9

RTS        1             8             CTS

DTR        2             6             DSR

TXD        3             2             RXD

GND      4             5             GND

GND      5             5             GND

RXD       6             3             TXD

DSR        7             4             DTR

CTS        8             7             RTS

 

 
 
 
 
 

Свойства интегрированных устройств

Как правило, в материнскую плату встроен ряд контроллеров периферийных устройств: контроллер IDE, контроллер последовательных и параллельных портов, клавиатуры, флоппи-дисковода и пр. Иногда возникает необходимость отключения некоторых устройств - например, для отладки или освобождения прерываний. В разделе INTEGRATED PERIPHERALS обычно можно встретить следующие пункты:

  • Onboard IDE-1 Controller - первый контроллер IDE-дисков; если используются SCSI устройства, его можно отключить и тем самым освободить 14-е прерывание;

  • Onboard IDE-2 Controller - если в компьютере установлено только одно IDE-устройство, а прерываний катастрофически не хватает, то, отключив IDE-2 Controller, можно освободить INT 15;

  • Master/Slave Drive PIO Mode - этот параметр привязан к конкретному IDE-устройству и отвечает за режим передачи данных; обычно лучше предоставить BIOS самой подобрать нужное значение (режим Auto). Пропускная способность зависит от выбранного PIO следующим образом:

 PIO Скорость, Мб/с 0 3,3 1 5,2 2 8,3 3 11,6 4 16,6 
  • Master/Slave Drive UltraDMA - этот параметр разрешает\запрещает включать UltraDMA и тоже привязан к конкретному контроллеру. Лучше удовлетвориться значением, присваиваемым ему по умолчанию; рекомендуется также проследить, чтобы сама ОС тоже использовала нужный режим для устройства;

  • USB Controller. Если в системе нет устройств USB, то в целях экономии прерываний можно присвоить этому параметру значение Disable;

  • USB Keyboard support. Как известно, шина USB поддерживается средствами ОС. Таким образом, до загрузки Windows клавиатура работать не должна. Режим USB Keyboard support позволяет BIOS самостоятельно, на этапе загрузки, обрабатывать события, поступающие от клавиатуры;

  • USB Keyboard Support Via BIOS/OS. В продолжение предыдущего замечания следует обратить внимание на то, что Windows может переключаться в режим, где устройства USB не работают. Включив поддержку клавиатуры через BIOS, пользователь получает возможность работать с клавиатурой в приложениях DOS. Но все же рекомендуется, за исключением описанного случая, использовать поддержку клавиатуры средствами ОС - как более функциональную;

  • Init Display First (AGP, PCI). Если в ПК установлено две видеокарты, этот режим помогает BIOS разобраться, какую из них использовать на стадии загрузки компьютера;

  • Onboard FDD Controller - с помощью этого параметра можно отключить интегрированный в материнскую плату контроллер флоппи-дисковода. Такая необходимость возникает в случае, если для этих целей используется отдельная плата MIO или дисковода вообще нет;

  • Report No FDD For Win95. Даже если у вас нет дисковода и вы отключили с помощью предыдущей опции контроллер FDD, Windows все равно будет отображать дисковод в списке устройств. Для устранения этой проблемы установите переключатель Report No FDD For Win95 в положение Enabled;

  • Onboard Serial Port 1/2. Этот параметр позволяет отключить порты COM1 и COM2, а также подобрать подходящие сочетания номеров порта ввода-вывода и прерывания. Если в компьютере не используются последовательные порты COM1 или COM2, то их можно отключить, освобождая соответствующие прерывания; в противном случае рекомендуется использовать режим Auto для автоматической настройки портов;

  • Onboard Parallel Port - этот параметр имеет такое же назначение, что и предыдущий, но относится к порту принтера;

  • Parallel Port Mode - позволяет настроить режим работы параллельного порта. Если вы пользуетесь современными принтерами или сканером, подключенным к принтерному порту, надо выбрать режим ECP+EPP (или тот, который рекомендован производителем периферии), реализующий двунаправленный обмен данными. Режим Normal предназначен для более старых моделей принтеров.

Свойства слотов PCI

О функциях этого раздела обычно вспоминают тогда, когда возникают конфликты по прерываниям между устройствами ISA и PCI. Дело в том, что одной из задач BIOS при загрузке компьютера является правильное распределение системных ресурсов. Согласно этой технологии карта PCI может быть настроена на работу с определенным прерыванием и с определенным портом ввода-вывода. Больше того: одно и то же прерывание может совместно использоваться несколькими устройствами PCI.

Информация о распределении ресурсов хранится в специальной таблице - ESCD (Extended System Configuration Data). Но это еще не все. ОС, поддерживающая PnP, позже может перераспределить ресурсы по своему усмотрению. Считается, что Windows справляется с этой задачей эффективнее, чем BIOS компьютера. Однако идиллию портят карты ISA, не поддерживающие PnP. Они настраиваются с помощью перемычек или специальных утилит. Поэтому может возникнуть необходимость закрепить за ISA-слотом определенное прерывание. Для этой цели служат следующие параметры:

  • PnP OS Installed. Это сложный параметр. Для Windows 95/98 рекомендуется установить значение Yes. Windows 2000 использует новейшую технологию ACPI, поэтому для нее Microsoft рекомендует значение No. Linux не является полностью PnP-системой, но при наличии PnP-карт ISA значение Yes может понадобиться для ISAPNPTOOLS. Здесь совет один: пока все в порядке, не трогайте этот параметр. Если же возникли проблемы, сверьте таблицы прерываний - ту, которую выводит BIOS после процедуры POST, и ту, которую использует Windows. Если существуют различия в неработающих платах - придется "поковыряться" в настройках BIOS и Windows;

  • Reset Configuration Data, Force Update ESCD. Бывает, что компьютер не распознает плату, установленную вместо старой. Присвоив параметру Reset Configuration Data значение Enabled, вы заставите BIOS "забыть" прежние установки и заново проанализировать конфигурацию;

  • Resource Controlled By. Как поступить с распределением ресурсов? Оставить это функциям BIOS (режим Auto) или же сделать вручную (Manual)? Если выбрать режим Manual, то активируются пункты, описанные ниже;

  • IRQ-X assigned to. Этот параметр позволяет прерыванию X назначить тип устройства. Режим Legacy ISA требует отдельных IRQ и DMA. Режим PCI/Pnp ISA позволяет использовать эти ресурсы совместно с другими платами. Например, для старой платы ISA, работающей, скажем, на прерывании 9 IRQ, можно во избежание конфликтов выбрать режим Legacy ISA;

  • Delayed Transaction и PCI 2.1 Compliance. Оба параметра отвечают за согласованность работы шин PCI и ISA. Если их активировать, то данные между этими шинами будут передаваться через буфер. Пока данные накапливаются в буфере, более быстрая PCI получит возможность обрабатывать транзакции.

Управление питанием

Современные BIOS позволяют оперировать четырьмя состояниями энергопотребления компьютера: работа на "полных оборотах", режим сниженной частоты центрального процессора (Doze), режим ожидания Standby (обычно заключающийся в отключении видео и жестких дисков), "спящий" режим Suspend (максимально низкое энергопотребление, отключение устройств).

Система контролируется с помощью счетчика простоя определенных устройств. Если эти устройства бездействуют в течение определенного времени, система переходит в то или иное состояние пониженного энергопотребления.

В начале раздела BIOS, управляющего режимами питания, пользователю предлагается выбрать схемы энергосбережения: две стандартные (Min saving и Max Saving) и настраиваемую. Возможно, вам подойдет одна из готовых схем. В противном случае выберите режим User define и введите вручную следующие уточняющие значения:

  • PM Control by APM. Advanced Power Management позволяет управлять питанием устройств средствами ОС;

  • Video off Method. В режиме DPMS монитор отключается сигналом от видеокарты. Если последняя не поддерживает протокол DPMS, то после очередного "засыпания" компьютер уже не "проснется". В любом случае, для современных мониторов лучше выбирать режим V/H SYNC + Blanc;

  • Video off After. Здесь нужно выбрать стадию энергосбережения, на которой будет отключаться монитор - Doze, Suspend или Standby;

  • Doze mode, Standby и Suspend. Вводятся временные интервалы, по истечении которых компьютер будет переходить в режимы Doze, Standby и Suspend;

  • HDD Power Down - если к жесткому диску давно не обращались, его тоже можно отключить.

 

 

 

LVDS

Материал из Википедии — свободной энциклопедии

Низковольтная дифференциальная передача сигналов (англ. low-voltage differential signaling или LVDS) — способ передачи электрических сигналов, позволяющийпередавать информацию на высоких частотах при помощи дешёвых соединений на основе медной витой пары. Стандарт разрабатывался и продвигался компаниейTexas Instruments. Начиная с 1994 года низковольтная дифференциальная передача сигналов используется в компьютерной индустрии, где нашла широкое применение для создания высокоскоростных компьютерных сетей и компьютерных шин. Стандартизовано как ANSI/TIA/EIA-644-A в 2001 году.

Отличия от несимметричной передачи сигналов

При низковольтной дифференциальной передаче для передачи одного сигнала используется дифференциальная пара (сигналов); это означает, что передающая сторона подаёт на проводники пары различные уровни напряжения, которые сравниваются на приёмной стороне: для декодирования информации используется разница напряжений на проводниках пары. Передатчик направляет небольшой ток (порядка 3,5 мА) в один из сигнальных проводников, в зависимости от того, какой логический уровень надо передать. На приёмной стороне ток проходит через резистор сопротивлением 100—120 Ом (равным волновому сопротивлению кабеля для уменьшения отраженного сигнала) и возвращается к отправителю сигнала по другому проводнику, образуя таким образом замкнутую электрическую цепь. В соответствии с законом Ома напряжение на резисторе будет составлять около 350 мВ. Принимающая сторона определяет полярность этого напряжения для того, чтобы определить логический уровень. Такой тип передачи называется токовая петля.

Небольшая амплитуда сигнала, а также высокая электромагнитная связь проводов пары друг с другом позволяют уменьшить излучаемые вовне помехи и рассеиваемую мощность.

Синфазное напряжение (среднее напряжение двух проводников) обычно составляет около 1,25 В, что позволяет использовать LVDS во многих СБИС с напряжением питания 2,5 В и ниже. Как упоминалось выше, напряжение между проводниками пары составляет 350 мВ, что позволяет по сравнению с другими способами передачи сигналов значительно снизить потребляемую мощность. Например, статическая мощность, рассеиваемая на нагрузочном резисторе LVDS, составляет всего 1,2 мВт, по сравнению с 90 мВт, рассеиваемыми на нагрузочном резисторе интерфейса RS-422. Без нагрузочного резистора для каждого бита данных приходилось бы нагружать и разгружать весь проводник. Использование нагрузочного резистора и высоких частот передачи приводит к тому, что бит покрывает лишь часть проводника (в процессе передачи со скоростью электромагнитных колебаний в среде), что является более энергоэффективным.

LVDS — не единственная используемая дифференциальная система. Но она остается единственной, сочетающей в себе высокие скорости и небольшое рассеивание энергии.

Применение LVDS

LVDS стала популярна в конце 90-х годов XX века. До того времени компьютеры были слишком медленны, чтобы требовать столь высоких скоростей передачи данных, используя для передачи данных большое количество проводников (см. напр. ATA). Однако, расширение использования мультимедиа и суперкомпьютеров привело к проявлению широкого интереса к данной системе, так как подобные системы нуждались в передаче больших объёмов данных на расстояния порядка нескольких метров.

LVDS используется в таких компьютерных шинах как HyperTransport, FireWire, USB 3.0, PCI Express, DVI, Serial ATA, SAS и RapidIO. Также поддерживается в SCSI, начиная с версии Ultra-2 SCSI для увеличения допустимых длин проводов и скоростей.

Современные ПЛИС (например, от Altera или Xilinx) имеют LVDS-порты, что позволяет разрабатывать любые устройства, работающие с шиной на основе LVDS-технологии.

Сравнение с параллельной передачей данных

LVDS применяется как при параллельной, так и при последовательной передаче данных. При обычной параллельной передаче несколько бит передаются одновременно по группе проводов с использованием общей земли. Высокие скорости LVDS и использование самосинхронизирующихся кодов позволяют передавать больше данных по меньшему количеству проводов, чем в случае параллельной шины. Устройство преобразования между последовательными и параллельными шинами называется сериализатор/десериализатор (сериалайзер/десериалайзер) (англ. serializer/deserializer, SerDes).

Многоточечный LVDS

Когда скорости последовательной передачи не хватает, данные могут передаваться параллельно по нескольким парам LVDS для каждого бита или байта (например, как в PCI Express или в HyperTransport). Такая система называется шиной LVDS (англ. bus LVDS, BLVDS). Стандартные передатчики рассчитаны на использование в соединениях точка-точка, но для использования в многоточечных шинных системах модифицированные передатчики имеют большие выходные токи, которые могут нагружать несколько терминирующих резисторов.

Существует стандарты на подобные системы: BLVDS и LVDM (от Texas Instruments). Также существует стандарт TIA-899 Multipoint LVDS (MLVDS), который используется в AdvancedTCA. MLVDS имеет 2 типа приемников: тип 1 практически совместим с LVDS и использует порог в 0 В; тип 2 использует порог в 0,1 В, чтобы избегать различных ошибок, например возникновения незамкнутых и короткозамкнутых цепей.

 

LCD-мониторы становятся основными устройства воспроизведения информации, а это значит, что их применение носит поистине массовый характер. Все это означает, что в соответствии с законом больших чисел, количество отказов мониторов и их наиболее сложной части - LCD-панелей, происходит все чаще, т.е. все чаще перед специалистами сервисных служб стает вопрос о методах диагностики жидкокристаллических матриц. Одним из первых, в этом случае, диагностируется внешний интерфейс, через который на LCD-матрицу передаются все данные. Именно обзору этих интерфейсов посвящен данный материал.

Сейчас уже ни для кого не секрет, что топология абсолютно любого жидкокристаллического (ЖК) экрана представляет собой матрицу, образованную системой строковых и столбцовых электродов. При этом каждый элемент изображения находится на пересечении строки и столбца (рис.1).

Рис.1 Каждая ячейка матрицы адресуется номером строки и номером столбца

Для включения соответствующего пиксела (точки) должен быть выбран столбец и должна быть указана строка, в которой находится этот пиксел. В результате, к ЖК-ячейке прикладывается напряжение, величина которого определяет яркость точки. Выборка строк и столбцов осуществляется переключением ключевых транзисторов, которые образуют так называемые, драйверы столбцов (Column Driver-CD или Source Driver-SD) и драйверы строк (Row Driver-RD или Gate Driver-GD). Естественно, что количество транзисторов, содержащихся в столбцовых драйверах должно точно соответствовать количеству столбцов, а количество ключевых транзисторов строковых драйверов должно равняться количеству строк на экране. Непосредственную коммутацию ЖК-ячейки осуществляет TFT (тонкопленочный транзистор). Количество TFT-транзисторов равно количеству ЖК-ячеек. Напомним, что напряжение, прикладываемое к ЖК-ячейке, формируется столбцовым драйвером, а драйверы строк формируют сигнал открывания/запирания TFT-транзистора (рис.2).

Рис.2 Эквивалентная схема управления ЖК-ячейками

Так, например, в цветной панели 1024х768 точек, имеется 1024 столбца и 768 строк, при этом, так как панель цветная, то и каждый элемент изображения состоит еще из трех элементов – красного, зеленого и синего. Поэтому такая панель содержит 3072 столбца (1024х3) и 768 строк. Таким образом, для управления этой панелью требуется 3072+768=3840 транзисторов. Естественно, что все эти транзисторы размещаются в интегральных микросхемах, образующих вместе с ЖК-панелью единую неразборную конструкцию.

Информация о градации цвета, т.е. о яркости цветной точки передается в формате R/G/B. Эти данные должны поступать на столбцовые драйверы в цифровом виде. И уже столбцовыми драйверами эти цифровые данные преобразуются в аналоговое напряжение, прикладываемое к ЖК-ячейкам. Строковые драйверы никаких преобразований не выполняют, и поэтому обеспечивают лишь «перебор» строк, указывая ту строку, ЖК-ячейки которой засвечиваются в данный момент времени. Таким образом, строковые драйверы должны получать только лишь управляющие сигналы позволяющие осуществлять перебор строк. В то же самое время, столбцовые драйверы управляются сигналами, позволяющими осуществлять перебор точек строки, и одновременно с этим получают еще и сигналы цвета R/G/B (рис.3).

Рис.3 Сигналы, необходимы для управления столбцовыми и строковыми драйверами

Сигналы цвета в формате R/G/B, как известно, приходят на вход монитора от персонального компьютера. Эти сигналы обрабатываются графическим контроллером монитора, получившим название скалер (Scaler). Скалер осуществляет преобразование изображения, масштабируя его из любого входного формата в формат, соответствующий разрешению матрицы. Таким образом, данные, передаваемые на LCD-панель, формируются на основной (микропроцессорной) плате монитора, а именно, на выходе микросхемы скалера и передаются на панель с использованием соответствующего интерфейса (рис.4). Этот интерфейс представляет значительный практический интерес для специалиста, осуществляющего диагностику монитора, так как позволяет достаточно точно определить местоположение проблемы – на главной плате монитора или внутри LCD-панели.

 

 

Рис.4 Общая архитектура LCD-монитора

Существует несколько способов (несколько интерфейсов) соединения ЖК-панели с главной платой микропроцессора:

- параллельный цифровой интерфейс;

- интерфейс TMDS;

- интерфейс LVDS;

- интерфейс RSDS.

У производителей LCD-панелей эти интерфейсы пользуются различной популярностью – какие-то интерфейсы безоговорочно доминируют, а применение других является, скорее, экзотикой, чем правилом. Но, тем не менее, с каждым из этих типов интерфейсов встречался любой специалист, имеющий за плечами богатый практический опыт. Поэтому мы и рассмотрим все перечисленные интерфейсы.

Параллельный цифровой интерфейс

Это самый первый из внешних интерфейсов для LCD-панелей. На сегодняшний день он встречается крайне редко, да и то лишь в устаревших моделях мониторов. У этого типа соединения много недостатков:
-слишком большое количество соединительных проводов, в результате чего шлейф получается громоздким и негибким;
- сложность синхронизации при передаче данных на высоких частотах, т.е. в режимах с высоким разрешением;
- более высокая стоимость;
- сложность масштабирования и наращивания интерфейса при изменении модели LCD-панели (печатный монтаж главной платы разводится под определенный тип панели);
- слабая помехозащищенность и др.
Все это и привело к постепенному вытеснению параллельного интерфейса другими интерфейсами с последовательной передачей данных.
В случае параллельного интерфейса, все сигналы, необходимые для управления столбцовыми и строковыми драйверами формируются на главной плате. Внутри LCD-панели имеются лишь столбцовые и строковые драйверы, которые, фактически, управляются напрямую микросхемой скалера (рис.5).
 

Рис.5 При использовании параллельного интерфейса, столбцовые и строковые драйверы напрямую управляются микросхемой скалера

Параллельный интерфейс в документации чаще всего обозначают как цифровой интерфейс (Digital), или как TTL интерфейс. И это справедливо, т.к. все сигналы на нем соответствуют TTL-уровням. Наибольшее количество контактов интерфейса соответствует шинам данных цвета. Эти шины, традиционно, бывают двух типов:

- 6-разрядные;

- 8-разрядные.

В первом случае для передачи цвета задействовано 18 цифровых линий (6 бит х 3 цвета), а во втором – 24 цифровых линии (8 бит х 3 цвета). В некоторых случаях можно встретиться с двухканальным исполнением цифрового интерфейса. В данном варианте, цветовые данные могут передаваться либо по 36 линиям (в случае 6-битного кодирования цвета), либо по 48 линиям (в случае 8-битного кодирования цвета) (см. рис.6).

 Рис.6 Увеличение пропускной способности интерфейса обеспечивается введением второго канала передачи данных
Всего же, на параллельном цифровом интерфейсе можно найти следующие информационные и управляющие сигналы:
- шина данных красного цвета: 6-разрядная (R0-R5) или 8-разрядная (R0-R7);
- шина данных зеленого цвета: 6-разрядная (G0-G5) или 8-разрядная (G0-G7);
- шина данных синего цвета: 6-разрядная (B0-B5) или 8-разрядная (B0-B7);
- сигнал разрешения данных LCD-панели (DE – Data Enable);
- сигнал тактовой частоты (частота пикселов PCLK – Pixel Clock);
- сигнал строчной синхронизации (HSYNC);
- сигнал кадровой синхронизации (VSYNC).
Естественно, могут присутствовать и другие специальные управляющие сигналы, характерные для отдельных LCD-панелей. В результате, количество соединительных линий цифрового интерфейса обычно колеблется от 25 до 60, в зависимости от разрядности цвета, количества каналов и количества управляющих сигналов, т.е. в конструктивном плане разъемы интерфейса могут быть самыми разнообразными.

Такое полное отсутствие каких-либо спецификаций на цифровой интерфейс является еще одним отрицательным фактором, определившим отказ разработчиков от его применения. Каждый разработчик LCD-панели использовал цифровой интерфейс с таким количеством контактов и с таким их расположением, которое казалось ему удобным и оптимальным. И зачастую, при появлении новой LCD-панели, тот же самый разработчик мог использовать интерфейс совершенно другой конфигурации. В результате, желание использовать новую модель LCD-панели, приводило к необходимости полностью переделывать главную плату монитора и разводить печатный монтаж заново. Именно поэтому не имеет смысла даже пытаться систематизировать параллельные интерфейсы – все они имеют разное количество контактов, контакты могут располагаться как в один ряд, так и в два ряда, соединительный шлейф может быть как ленточным, так и состоящим из отдельных проводов и т.д. и т.п. Также стоить обратить внимание, что количество и тип управляющих сигналов, таких как сигналы строчной и кадровой синхронизации, тактовой частоты, разрешения и т.п. также не подвергаются спецификации и поэтому наличие всех этих сигналов и их количество является уникальным для каждой модели LCD-панели. Для получения информации о цоколевке внешнего разъема соответствующей LCD-панели, необходимо обратиться к ее документации, благо, что Data Sheet почти на любую модель LCD-панели любого производителя можно найти в Internet'е.

Цифровой интерфейс является очень простым для диагностики. Достаточно загрузить на экран изображение «белое поле», чтобы добиться активности абсолютно всех сигналов интерфейса, в чем можно убедиться с помощью осциллографа. При этом, все активные сигналы будут иметь регулярную структуру, и их амплитуда будет соответствовать уровням TTL (см. рис.7). Если же требуется активизировать сигналы какого-то одного цветового канала, то необходимо загрузить на экран соответствующее «цветовое поле».

Рис.7 Осциллограмы основных сигналов параллельного интерфейса при работе монитора с тестовым изображением "белое поле"
В качестве примера использования параллельного интерфейса, можно упомянуть монитор Sony SDMM50, цифровой интерфейс которого представлен на рис.8. Этот интерфейс является 41-контактным, одноканальным и с 6-разрядным кодированием цвета. Все сигналы интерфейса являются сигналами TTL и формируются микросхемой АЦП/Скалера (IC10).

Рис.8 Параллельный интерфейс монитора Sony SDMN-50

На сегодняшний день, цифровой параллельный интерфейс чаще можно встретить в малогабаритных жидкокристаллических дисплеях, например, для сотовых телефонов и цифровых фотокамер. При этом наряду с параллельным интерфейсом, в подобных дисплеях, чаще всего, используется еще и микропроцессорный интерфейс, состоящий из шины адреса, шины данных и соответствующих управляющих сигналов, но эти интерфейсы не являются темой настоящего обзора.

Интерфейс TMDS

Наибольшее распространение интерфейс TMDS приобрел в качестве внешнего интерфейса, используемого для передачи данных от компьютера на монитор. Чтобы убедиться в этом, можно лишь вспомнить, что TMDS является основой таких внешних интерфейсов, как P&D, DFP, DVI, HDMI. Однако TMDS применялся в свое время и для передачи данных между скалером и LCD-панелью.

Достаточно часто в сервисных руководствах LCD-мониторов упоминается интерфейс Panel Link, как интерфейс, используемый для подключения LCD-панели к главной плате. Но при более детальном рассмотрении интерфейса Panel Link обнаруживается, что у него очень много общего с интерфейсом TMDS. Да это и не удивительно.

Дело в том, что спецификация с торговой маркой Panel Link была изначально разработана компанией Silicon Image. Целью разработки являлось создание интерфейса, позволяющего разработчику оборудования объединять любую микропроцессорную систему с любой LCD-панелью. Впоследствии этот интерфейс был зарегистрирован ассоциацией VESA под названием TMDS (Transition Minimized Differential Signal). В результате, на сегодняшний день принято считать, что TMDS – это внешний интерфейс для подключения монитора к источнику сигнала, в то время как Panel Link – это интерфейс для подключения LCD-панели, хотя такое деление является, в общем-то, условным. Достаточно широкому упоминанию спецификации Panel Link способствует то обстоятельство, что компания Silicon Image является ведущим и одним из крупнейших разработчиков элементной базы для LCD-мониторов, и, в частности, микросхем скалеров. Поэтому, вполне естественно, что компания Silicon Image при описании своих микросхем упоминает именно интерфейс Panel Link (ничем не отличающийся от TMDS). В данной публикации мы будем считать эти два интерфейса абсолютно идентичными и будем упоминать чаще всего TMDS, хотя все сказанное будет, в равной степени, относится и к Panel Link.

Интерфейс TMDS является интерфейсом с последовательной передачей цифровых данных. Интерфейс является синхронным, т.е. передача данных осуществляется строго по тактам, в соответствии с тактовыми сигналами, формируемыми на отдельной линии. Передача данных осуществляется по дифференциальным парам (т.е. источник тока включен между двумя проводниками – рис.9), что обеспечивает высокую помехозащищенность интерфейса, позволяя добиться высокой пропускной способности.

Рис.9  Дифференциальный способ передачи данных повышает помехозащищенность соединения
Интерфейс TMDS имеет следующие основные электрические характеристики и технические параметры:
- пропускная способность свыше 1 Гб/с;
- длина соединения до 15 метров, в зависимости от типа и мощности приемо-передатчиков;
- напряжение питания элементов интерфейса: 4В;
- размах дифференциальных сигналов: от 400 мВ до 600 мВ;
- сопротивление терминаторов: 50 Ом.
На интерфейсе TMDS допускается два варианта сигналов:
- несимметричный сигнал, формируемый только на одной из двух дифференциальных линий (либо на «+», либо на «-»);
- дифференциальный сигнал.
Высокому уровню несимметричного сигнала соответствует питающее напряжение AVcc, номинальное значение которого составляет 3.3В, а максимальное – 4.0В. Низкий уровень несимметричного сигнала равен AVcc-Vswing, где Vswing – это напряжение размаха сигнала и составляет от 400мВ до 600мВ.
Дифференциальный сигнал находится в диапазоне между +Vswing и –Vswing, т.е. от +600мВ до -600мВ (в максимальном варианте). Разницу между дифференциальным сигналом и несимметричным сигналом, передаваемым по дифференциальным линиям TMDS, демонстрирует рис.10.
 

Рис.10 Симметричный и несимметричный дифференциальные сигналы
Существует два типа TMDS-интерфейсов:
- одноканальный TMDS;
- двухканальный TMDS.
Использование двухканального TMDS обусловлено необходимостью обеспечения большой пропускной способности интерфейса в случае использования крупногабаритных LCD-панелей и режимов с высоким разрешением. Использование двух каналов TMDS целесообразно при работе в режимах, имеющих полосу пропускания видеосигналов свыше 165 МГц.
Сначала рассмотрим одноканальный TMDS. Одноканальный (классический TMDS) состоит из четырех дифференциальных пар:
- трех дифференциальных пар, предназначенных для передачи данных;
- одной дифференциальной пары, предназначенной для передачи тактовых сигналов.
Таким образом, одноканальный TMDS состоит из восьми линий – четырех 4 пар (рис.11), по которым передаются и сигналы цвета R/G/B, и сигналы строчной и кадровой синхронизации, и другие управляющие сигналы.
Так как данные по TMDS передаются в последовательном виде, а на выходе скалера эти же данные формируются в параллельном виде, возникает необходимость преобразования параллельного кода в последовательный с одновременным преобразованием TTL-сигналов в дифференциальные сигналы. Такое преобразование должно осуществлять передающее устройство. Устройство же, принимающие данные по TMDS, наоборот, должно осуществлять преобразование дифференциальных последовательных данных в параллельные данные TTL-уровня. Таким образом, в системе передачи данных появляются два устройства:
- передатчик – трансмиттер (Transmitter);
- приемник – ресивер (Receiver).
Трансмиттер осуществляет преобразование параллельного кода в последовательный, а ресивер, наоборот – последовательного кода в параллельный. Таким образом, со стороны главной платы монитора находится Transmitter, а на LCD-панели размещается Receiver (рис.12).
 

 

Рис.12 Полная архитектура TMDS-интерфейса
Трансмиттер представляет собой микросхему, состоящую из трех 10-разрядных сдвиговых регистров, умножителя частоты и выходных дифференциальных усилителей (рис.13).
 
 

 

 

 

 

 

 

Рис.13 Внутренняя архитектура транисмиттера TMDS
Входной сигнал CLK представляет собой сигнал пиксельной частоты (Pixel Clock) и он определяет частоту формирования сигналов R/G/B на входе трансмиттера. Умножитель частоты умножает частоту CLK в 10 раз. Полученный тактовый сигнал (10CLK) используется для тактирования сдвиговых регистров, а также передается по дифференциальным линиям CX+/-.
Сдвиговые регистры трансмиттера по каждому такту сигнала 10CLK поочередно «выталкивают» свои входные биты на соответствующую выходную дифференциальную линию. Таким образом, на каждой из трех дифференциальных линий данных (RX0+/-, RX1+/-, RX2+/-) формируется 10-разрядный последовательный код, передаваемый синхронно с тактовыми сигналами на линии CX+/-. Трансмиттер TMDS не только производит преобразование параллельного кода в последовательный, но и обеспечивает преобразование 8-битного кода в 10-битовый с целью уменьшения количества фронтов и одновременно с целью обеспечения баланса сигнала по постоянной составляющей. Для кодирования используется фирменный запатентованный метод.
Обратное преобразование последовательного кода в параллельный осуществляется ресивером, входящим в состав LCD-панели, т.е. ресивер является зеркальным отражением трансмиттера.
Итак, на LCD-панель, необходимо передать 24-разрядный цветовой код (три по 8 бит), сигналы HSYNC и VSYNC, а также сигнал разрешения данных – сигнал DE. Итого, 27 сигналов. При этом у трансмиттера имеется 30 входных контактов. То, как распределяются упомянутые сигналы по входам трансмиттера, демонстрируется на том же рис.13, из которого видно, что каждому базовому цвету соответствует своя дифференциальная пара TMDS:
- по линиям первой пары (RX0+/-) передается синий цвет;
- по линиям второй пары (RX1+/-) передается зеленый цвет;
- по линиям третьей пары (RX2+/-) передается красный цвет.
Сигналы синхронизации подмешиваются к синему цвету, т.е. передаются по линиям первого канала. Такое четкое распределение сигналов цвета по каналам интерфейса TMDS дает возможность достаточно легко диагностировать интерфейс при загрузке на экран изображения «цветное поле» (красное, синее или зеленое), а также изображения «белое поле». Интересно отметить, что на принципиальных схемах LCD-мониторов, можно встретить, например, такое обозначение дифференциальных пар интерфейса TMDS, как REDTMDS +/-, GREENTMDS+/-, BLUETMDS+/-, что говорит само за себя.
Это нами был описан классический вариант интерфейса TMDS. Однако в спецификации TMDS упоминается и другой вариант кодирования данных, который очень часто используется для передачи данных именно на LCD-панель. Этот второй вариант кодирования подразумевает, что сигналы HSYNC и VSYNC должны передаваться по другим отдельным линиям в виде TTL-сигналов, т.е. эти сигналы не подмешиваются в дифференциальный поток данных синего цвета. Дифференциальные линии, в данном случае, используются, исключительно, для передачи 8-разрядных данных, т.е. для передачи цвета и при этом 8-разрядный цветовой код преобразуется в избыточный 10-разрядный последовательный код. Разницу между двумя вариантами кодирования данных в TMDS, демонстрирует рис.14.
Рис.14 Сдвиговые регистры TMDS-трансмиттера могут быть как 8-разрядными, так и 10-разрядными 
Двухканальный TMDS, как уже говорилось выше, позволяет увеличить пропускную способность интерфейса. В двухканальный TMDS вводится еще три дифференциальных пары для передачи данных. При этом линия синхронизации остается единой, и она тактирует передачу данных уже по шести линиям данных (см. рис.15).
 

 

 

 

 

 

 

 

 

 

 

 

Рис.15 Двухканальный TMDS позволяет значительно увеличить пропускную способность интерфейса

Таким образом, получается два канала передачи данных по три дифференциальные линии в каждом. Увеличение пропускной способности осуществляется за счет того, что один канал используется для передачи данных о цвете четных точек экрана (канала Even), а второй - для передачи данных цвета нечетных точек (Odd). Т.е. за один цикл (один такт CLK) предаются данные, описывающие сразу две точки экрана, т.е. передается 48 разрядов вместо 24 при одноканальном TMDS.

Канал, образованный парами RX0+/-, RX1+/-, RX2+/-, предназначен для передачи данных о цвете нечетных точек. Второй канал, образованный парами RX3+/-, RX4+/-, RX5+/-, предназначен для передачи данных о цвете четных точек экрана.

Интерфейс TMDS, использующийся для связи LCD-панели с главной платой монитора, не подвергался какой-либо спецификации, т.е. точного описания конструктивного исполнения разъемов, количества необходимых контактов на этих разъемах, а также распределения сигналов по контактам разъема, в природе не существует. Каждый производитель LCD-панели, решивший использовать интерфейс TMDS, самостоятельно выбирает конструктив разъема. Однако попытка систематизировать интерфейс TMDS нами все-таки была предпринята. Из описаний того небольшого количества LCD-панелей, в которых используется интерфейс Panel Link, удалось выяснить, что соединительный разъем, чаще всего, является 21-контактным (разъем типа FI-WE21P-HF), и контакты в нем размещены в два ряда со сдвигом (рис.16).

Рис.16   21-контактный разем TMDS-интерфейса

Распределение сигналов интерфейса по контактам такого разъема представлено в табл.1 (обратите внимание, что сигналам HSYNC и VSYNC соответствуют отдельные контакты).

Таблица 1. Сигналы 21-контактного разъема интерфейса TMDS

Обознач.

Сигнал

1

GND 

Общий

2

VDD 

«Аналоговое» напряжение для пита-ния ЖК и других элементов матрицы 

3

VDD 

4

VDD 

5

GND 

Общий

6

GND 

Общий

7

GND 

Общий

8

VCC 

Напряжение питания Panel Link 

9

RX2+

«+» дифф. пары №2 (красный цвет)

10

RX2-

«-» дифф. пары №2 (красный цвет)

11

VCC 

Напряжение питания Panel Link 

12

RX1+

«+» дифф. пары №1  (зеленый цвет)

13

RX1-

«-» дифф. пары №1 (зеленый цвет)

14

VCC 

Напряжение питания Panel Link

15

RX0+

«+» дифф. пары №0 (синий цвет)

16

RX0-

«-» дифф. пары №0 (синий цвет)

17

HSYNC 

Сигнал строчной синхронизации

18

RXC+

«+» дифф. пары тактовых  импульсов

19

RXC-

«-» дифф. пары тактовых  импульсов

20

VSYNC 

Сигнал кадровой синхронизации

21

NC 

Не используется

В табл.2 представлено описание интерфейса Panel Link монитора LG LB570 (в этой таблице мы намеренно оставили такое же обозначение сигналов, которое используется компанией LG). В этом мониторе LCD-панель также подключается через 21-контактный разъем, но сигналы HSYNC и VSYNC на интерфейсе отсутствуют, т.е. отдельно не передаются. Это означает, что управляющие сигналы, в том числе и HSYNC/VSYNC, передаются в 10-битовом потоке данных по дифференциальным линиям. Сравнение таблиц 1 и 2 показывает, что эти интерфейсы практически идентичны и разнятся они только сигналами HSYNC/VSYNC, да еще буквенным обозначением сигналов.

Таблица 2. Назначение контактов разъема интерфейса Panel Link vонитора LG LB570

Обознач.

Сигнал

1

GND 

Общий

2

VDD 

«Аналоговое» напряжение для питания ЖК и других элементов матрицы

3

VDD 

4

VDD 

5

GND 

Общий

6

GND 

Общий

7

TMDSGND 

Общий для TMDS

8

TMDSPOWER 

Напряжение питания TMDS

9

TMDSREDP 

«+» дифф. пары красного цвета

10

TMDSREDN 

«-» дифф. пары красного цвета

11

TMDSPOWER 

Напряжение питания TMDS 

12

TMDSGRNP 

«+» дифф. пары зеленого цвета

13

TMDSGRNN 

«-» дифф. пары зеленого цвета

14

TMDSPOWER 

Напряжение питания TMDS 

15

TMDSBLUP 

«+» дифф. пары синего цвета и  сигналов HS/VS 

16

TMDSBLUN 

«-» дифф. пары синего цвета и  сигналов HS/VS 

17

TMDSPOWER 

Напряжение питания TMDS 

18

TMDSCLKP 

«+» дифф. пары синхроимпульсов

19

TMDSCLKN 

«-» дифф. пары синхроимпульсов

20

TMDSPOWER 

Напряжение питания TMDS 

21

NC 

Не используется

Но еще раз отмечаем, что единого стандарта не существует и это только один из возможных вариантов разъема, хотя и наиболее распространенный. Уточнить тип используемого интерфейса и выяснить распределение сигналов по контактам соединительного разъема, как всегда, можно в Data Sheet'е на LCD-панель.

Но, тем не менее, при использовании TMDS появляется некоторая универсальность соединения LCD-панели с главной платой монитора. Для обеспечения такой унификации, главная плата монитора должна оснащаться универсальным трансмиттером, совместимым с любым ресивером LCD-панели. Кстати сказать, компания Silicon Image является лидером в разработке TMDS трансмиттеров/ресиверов, и их крупнейшим поставщиком, что, в общем-то, и неудивительно. Широкое распространение, в свое время, получили такие пары трансмиттеров/ресиверов, как SIL100/SIL101, SIL150/SIL151, SIL160/SIL161 и др. Если в мониторе используется интерфейс TMDS, то смена LCD-панели не приводит к необходимости переработки всей главной платы – достаточно будет согласовать лишь соединительный шлейф или разъем. В крайнем случае, потребуется замена TMDS-трансмиттера.

В случае использования интерфейса TMDS, в составе LCD-панели появляется специальная микросхема – контроллер синхронизации TCON (Timing CONtroller). Контроллер TCON осуществляет преобразование входных сигналов (R/G/B, HSYNC, VSYNC) в сигналы управления столбцовыми и строковыми драйверами. Внутренняя архитектура LCD-панели при использовании интерфейса TMDS представлена на рис.17. Необходимо отметить, что многие контроллеры TCON интегрированы с TMDS-ресивером. В этом случае входными сигналами TCON являются дифференциальные пары TMDS.Рис.17 Внутренняя архитектура LCD-панели с внешним интерфейсом TMDS

Цветовые данные R/G/B от контроллера TCON к столбцовым драйверам передаются по внутреннему интерфейсу, в качестве которого, чаще всего, используется интерфейс RSDS (реже MLVDS).

Анализ огромного количества LCD-панелей показал, что интерфейс TMDS (Panel Link) использовался и используется крайне редко и его применение, в большинстве случаев, характерно для 14-15 дюймовых моделей.

Интерфейс LVDS


Интерфейс LVDS на текущий момент времени является самым распространенным интерфейсом из всех используемых в мониторах настольного типа и в матрицах для ноутбуков. По сравнению с TMDS, интерфейсом LVDS обеспечивается более высокая пропускная способность, что и привело к тому, что LVDS, фактически, стал стандартом внешнего интерфейса для современной LCD-панели.
LVDS (TIA/EIA-644) – Low Voltage Differential Signaling (низковольтная дифференциальная передача сигналов) – это дифференциальный интерфейс для скоростной передачи данных. Интерфейс разработан фирмой National Semiconductor в 1994 году. Технология LVDS отражена в двух стандартах:
1. TIA/EIA (Telecommunications Industry Association/Electronic Industries Association) - ANSI/TIA/EIA-644 (LVDS)
2. IEEE (Institute for Electrical and Electronics Engineering) - IEEE 1596.3
Кроме того, этот интерфейс часто используется под торговой маркой FPD-Link TM. Вторым владельцем авторских прав на эту шину является компания Texas Instruments, которая выпускает ее под фирменной торговой маркой FlatLinkTM.
Интерфейс LVDS позже дорабатывался с целью увеличения пропускной способности и повышения надежности передачи данных, а также он выпускался другими разработчиками под разными торговыми марками, что внесло некоторую неясность в классификацию интерфейсов и складывается впечатление, что имеется множество различных шин. Так, например, разновидностями и торговыми марками интерфейса LVDS являются:
- FPD-LinkTM;
- FlatLinkTM;
- PanelBusTM;
- LDI;
- OpenLDITM.
Интерфейс LVDS во многом схож с интерфейсом TMDS, особенно в плане архитектуры и схемотехники. Здесь мы также имеем дело с дифференциальной передачей данных в последовательном виде. А это означает, что интерфейс LVDS подразумевает наличие трансмиттеров и ресиверов, осуществляющих точно такое же преобразование данных, как и в TMDS (о чем достаточно подробно рассказывалось в первой части статьи). Поэтому остановимся лишь на особенностях, отличающих интерфейс LVDS от интерфейса TMDS.
LVDS способен передавать до 24 битов информации за один пиксельный такт, что соответствует режиму True Color (16.7 млн. цветов). При этом исходный поток параллельных данных (18 бит или 24 бита) конвертируется в 4 дифференциальные пары последовательных сигналов с умножением исходной частоты в семь раз. Тактовая частота передается по отдельной дифференциальной паре. Уровни рабочих сигналов составляют 345 мВ, выходной ток передатчика имеет величину от 2.47 до 4.54 мА, а стандартная нагрузка равна 100 Ом. Данный интерфейс позволяет обеспечить надежную передачу данных с полосой пропускания свыше 455 МГц без искажений на расстояние до нескольких метров.
Трансмиттер LVDS состоит из четырех 7-разрядных сдвиговых регистров, умножителя частоты и выходных дифференциальных усилителей (рис.18).
 

Рис.18
Достаточно часто в литературе, в документации и на схемах можно встретить и несколько другое обозначение сигналов интерфейса LVDS. Так, в частности, широко применяется такое обозначение, как RX0+/-, RX1+/-, RX2+/-, RX3+/- и RXC+/-.
Входной сигнал CLK представляет собой сигнал пиксельной частоты (Pixel Clock) и он определяет частоту формирования сигналов R/G/B на входе трансмиттера. Умножитель частоты умножает частоту CLK в 7 раз. Полученный тактовый сигнал (7xCLK) используется для тактирования сдвиговых регистров, а также передается по дифференциальным линиям CLKP/CLKM.
7-разрядный параллельный код загружается в сдвиговые регистры трансмиттера по стробирующему сигналу, вырабатываемому внутренней управляющей логикой трансмиттера. После загрузки начинается поочередное «выталкивание» битов на соответствующую дифференциальную линию, и этот процесс тактируется сигналом 7xCLK.
Таким образом, на каждой из четырех дифференциальных линий данных (Y0P/YOM, Y1P/Y1M, Y2P/Y2M, Y3P/Y3M ) формируется 7-разрядный последовательный код, передаваемый синхронно с тактовыми сигналами на линии CLKP/CLKM.
Обратное преобразование последовательного кода в параллельный осуществляется ресивером, входящим в состав LCD-панели, а поэтому вполне естественно, что ресивер, фактически, является зеркальным отражением трансмиттера.
Интерфейс LVDS используется для передачи как 18-разрябного цветового кода (3 цвета по 6 бит на каждый), так и 24-разрядного цвета (3 базовых цвета по 8 бит). Но в отличие от интерфейса TMDS, здесь каждому цвету не выделяется отдельная дифференциальная пара, т.е. каждый дифференциальный канал LVDS предназначен для передачи отдельных битов разных цветов. Кроме сигналов цвета, на LCD-панель должны передаваться еще:
- сигнал строчной синхронизации (HSYNC);
- сигнал кадровой синхронизации (VSYNC);
- сигнал разрешения данных (DE).
Эти управляющие сигналы также передаются по дифференциальным каналам, предназначенным для передачи данных, т.е. по линиям YnP/YnM. Таким образом, существует два варианта формата данных, передаваемых на LCD-матрицу.
Первый вариант соответствует 18-разрядному цветовому коду, и при этом на вход трансмиттера подается 21 разряд данных. Второй вариант – это 24-разрядный цветовой код, при котором на входе трансмиттера должно быть 27 бит данных. Разница между двумя этими вариантами, формально, небольшая и она отражена в табл.3.
 

Таблица 3.

18-разрядный цвет

24-разрядный цвет

R0-R5

R0-R7

G0-G5

G0-G7

B0-B5

B0-B7

HSYNC 

HSYNC 

VSYNC 

VSYNC 

DE 

DE 

Общая схема, поясняющая архитектуру интерфейса LVDS, представлена на рис.19.Рис.19

То, какие разряды цвета и служебные сигналы будут передаваться по дифференциальной линии, определяется сигналами, подаваемыми на вход соответствующего сдвигового регистра трансмиттера. При этом, конечно же, необходимо понимать, что ресивер, расположенный на LCD-панели, будет осуществлять преобразование в обратном порядке и на его выходе будет получен точно такой же формат данных. А это все означает, что вполне конкретная LCD-панель оказывается привязанной к конкретной управляющей плате монитора. Такая привязка LCD-панели к управляющей плате, конечно же, неудобна большинству производителей, т.к. отсутствует какая-либо унификация. Именно поэтому, де-факто, практически всеми производителями LCD-дисплеев и LCD-панелей использовался вполне определенный формат входных данных, позволявший к любой плате подключать любую панель. Этот формат данных стал основой стандарта, разработанного ассоциацией VESA, и на сегодняшний день можно говорить, что LVDS превратился в унифицированный интерфейс, в котором однозначно прописан протокол передачи, формат входных данных, соединительный разъем и цоколевка разъема. На этот стандарт мы и будем опираться, так как выпускаемые сейчас панели соответствуют именно ему, и встретить уникальные LVDS-интерфейсы практически невозможно.

Итак, стандартный вариант распределения входных сигналов трансмиттера между его сдвиговыми регистрами представлен на рис.20.Рис.20

В результате, протокол передачи данных по дифференциальным каналам интерфейса LVDS выглядит так, как это показано на рис.21.

 

 

Рис.21

Как показывает внимательный анализ рис.20 и рис.21, интерфейс отличается высокой универсальностью, в результате чего, фактически, решен вопрос совместимости LCD-панелей и управляющих плат. Причем разработчик монитора имеет возможность практически не заботиться о согласовании разрядности цвета скалера и LCD-панели. Так, например, если разработчик решил применить более дешевую LCD-панель (с 18-битным кодированием цвета), то в интерфейсе не задействуется дифференциальный канал RX3, в результате чего старшие разряды цвета просто-напросто «обрубаются». А вот при разработке более дорогой модели монитора, в которой применяется LCD-панель с 24-битным кодированием, производитель использует ту же самую управляющую плату и даже не изменяет программный код ее микропроцессора, и просто подключает эту панель через полнофункциональный интерфейс – и все работает. Кроме того, производитель монитора в своем изделии может использовать любую матрицу любого производителя, лишь бы он была оснащена интерфейсом LVDS и имела бы соответствующий форм-фактор (который, к слову сказать, тоже стандартизируется). Конечно же, широкий модельный ряд мониторов не всегда получают таким примитивным образом, но и недооценивать этот метод тоже не стоит. Положительным моментом использования LVDS является еще и то, что все это дает широкие возможности сервисным специалистам при ремонте LCD-мониторов.

В принципе, интерфейс LVDS может использоваться для передачи любых цифровых данных, о чем говорит широкое применение LVDS в телекоммуникационной отрасли. Однако, все-таки, наибольшее распространение он получил именно как дисплейный интерфейс. Для увеличения пропускной способности этого интерфейса, компания разработчик (National Semiconductor) расширила интерфейс LVDS и удвоила количество дифференциальных пар, используемых для передачи данных, т.е. теперь их стало восемь (см. рис.22).Рис.22 Это расширение получило название LDI – LVDS Display Interface. Кроме того, в спецификации LDI улучшен баланс линий по постоянному току за счет введения избыточного кодирования, а стробирование производится каждым фронтом такового сигнала (что позволяет вдвое повысить объем передаваемых данных без увеличения тактовой частоты). LDI поддерживает скорость передачи данных до 112 МГц. В документации данная спецификация встречается также и под наименованием OpenLDITM, а у отечественных специалистов отклик в душе нашел термин «двухканальный LVDS».
Интересно отметить, что в интерфейсе LVDS (LDI) имеется 8 дифференциальных пар, предназначенных для передачи данных, и две дифференциальные пары тактовых сигналов, т.е. в LDI имеется два, практически, независимых полнофункциональных канала, передача данных в каждом из которых тактируется собственным тактовым сигналом. Напомним, что в двухканальном TMDS оба канала передачи данных тактируются единым тактовым сигналом.
Естественно, что наличие двух каналов позволяет вдвое увеличить пропускную способность интерфейса, так как за один пиксельный такт можно предать информацию о двух пикселях. При этом один канал предназначен для передачи четных точек экрана (канал Even), а второй – для нечетных точек экрана (канал Odd).
Использование одноканального или двухканального LVDS определяется такими характеристиками LCD-панели и монитора, как:
- размер экрана;
- разрешающая способность;
- частота кадровой развертки, т.е. определяется режимом работы.
Разъем интерфейса LVDS на сегодняшний день можно считать стандартным, т.е. количество контактов разъема и порядок распределения сигналов по контактам является одинаковым для всех LCD-панелей любого производителя. Единственное отличие разъемов может заключаться в их конструктивном исполнении:
- разъем для плоского ленточного кабеля или традиционный разъем для обычных соединительных проводов;
- наличие или отсутствие экрана;
- наличие или отсутствие дополнительных заземляющих контактов на краях разъема;
- разъемы с разным шагом между контактами и т.п.
Стандартный разъем LVDS считается 30-контактным, хотя по его бокам могут присутствовать еще два или четыре контакта, выполняющих «заземляющую» функцию. Эти контакты в стандартном варианте не нумеруются, а обозначаются как «Frame» и соединены со схемной «землей». Однако иногда на схемах вы можете столкнуться с тем, что разъем LVDS обозначен, как 32-контактный. В этом случае следует помнить, что крайние контакты (1 и 32), как раз, и являются контактами «Frame», без учета которых интерфейс сразу же превращается в стандартный 30-контактный разъем. Порядок распределения сигналов интерфейса LVDS по контактам соединительного разъема и их традиционное обозначение представлены в табл.4.30-контактный разъем является полнофункциональным и предназначен для двухканального LVDS. В LCD-панелях с небольшим размером экрана (15-дюймов), чаще всего, используется одноканальный LVDS, т.к. его пропускной способности вполне достаточно. В этом случае задействуется та часть интерфейса, которая соответствует нечетному каналу LVDS, при этом линии четного канала могут вообще отсутствовать.
 

Таблица 4.

Обознач.

Описание

Frame 

VSS 

Рама, каркас разъема (соединен с землей)

1

RXO0-

«-» для дифф. пары №0 нечетного канала

2

RXO0+

«+» для дифф. пары №0 нечетного канала

3

RXO1-

«-» для дифф. пары №1 нечетного канала

4

RXO1+

«+» для дифф. пары №1 нечетного канала

5

RXO2-

«-» для дифф. пары №2 нечетного канала

6

RXO2+

«+» для дифф. пары №2 нечетного канала

7

VSS

Земля

8

RXOC-

«-» для дифф. пары сигнала CLK нечетного канала

9

RXOC+

«+» для дифф. пары сигнала CLK нечетного канала

10

RXO3-

«-» для дифф. пары №3 нечетного канала

11

RXO3+

«+» для дифф. пары №3 нечетного канала

12

RXE0-

«-» для дифф. пары №0 четного канала

13

RXE0+

«+» для дифф. пары №0 четного канала

14

VSS

Земля

15

RXE1-

«-» для дифф. пары №1 четного канала

16

RXE1+

«+» для дифф. пары №1 четного канала

17

VSS

Земля

18

RXE2-

«-» для дифф. пары №2 четного канала

19

RXE2+

«+» для дифф. пары №2 четного канала

20

RXEC- 

«-» для дифф. пары сигнала CLK четного канала

21

RXEC+

«+» для дифф. пары сигнала CLK четного канала

22

RXE3-

«-» для дифф. пары №3 четного канала

23

RXE3+

«+» для дифф. пары №3 четного канала

24

VSS

Земля

25

VSS

Земля

26

NC (DE/ID)

Не используется. Некоторые производители данный контакт используют в  качестве сигнала разрешения матрицы или сигнала идентификации. Допускается и другое использование этого контакта.

27

VSS 

Земля

28

VCC 

Напряжение питания (+12V/+5V/+3.3V)

29

VCC 

Напряжение питания (+12V/+5V/+3.3V)

30

VCC 

Напряжение питания (+12V/+5V/+3.3V)

Frame

VSS

Рама, каркас разъема (соединен с землей)

Через интерфейс LVDS подается также и питающее напряжение для элементов LCD-матрицы. Это напряжение, обозначаемое в табл.4 как VCC, может представлять собой напряжение одного из трех номиналов:
- +3.3 V (обычно для 15-дюймовых матриц);
- +5V (для 15-дюймовых и 17-дюймовых матриц);
- +12V (обычно для 19-дюймовых матриц и больше).
Итак, интерфейс LVDS обеспечивает наилучшую из всех интерфейсов универсальность соединения LCD-панели с главной платой монитора. Так же как и в случае использования TMDS, на главной плате монитора должен находиться LVDS-трансмиттер, а в состав LCD-панели должен входить LVDS-ресивер. И трансмиттер и ресивер могут представлять собой как отдельные микросхемы (что на сегодняшний день является достаточно редким явлением), так и могут входить в состав скалера и TCON соответственно.
Если трансмиттер реализован в виде отдельной микросхемы, то необходимо учесть что каждая такая микросхема представляет собой функционально законченное устройство, обеспечивающее преобразование и передачу данных одного канала. Естественно, что в этом случае для организации двухканального LVDS, придется использовать две одинаковых микросхемы трансмиттера. И здесь вполне понятно, что одна микросхема трансмиттера предсталяет собой четный канал данных, а вторая – нечетный. Пример подобного интерфейса представлен на рис.23, где изображен интерфейс LVDS монитора Samsung SyncMaster 172T. В этом мониторе в качестве трансмиттеров LVDS используются микросхемы NT7181F. На схеме следует обратить внимание, что 30-контактный разъем LVDS (CN402) является зеркальным отражением той цоколевки, которая была представлена в табл.4 (т.е. в таблице 4 мы представили распределение сигналов по контактам разъема на стороне LCD-матрицы).
 

Рис.23

Следует упомянуть, что иногда, все-таки, можно встретить и нестандартные разъемы интерфейса LVDS. Особенно это касается мониторов уже устаревших моделей. Широкое распространение получил 20-контактный разъем, который часто встречается в мониторах LG, Philips, Samsung и других брэндов, использующих матрицы этих производителей. 20-контактный разъем использовался как для одноканального LVDS , так и для двухканального LVDS. При этом нужно отметить отсутствие каких-либо стандартов на распределение сигналов по контактам этих разъемов. Так, в частности, компанией Samsung в 15-дюймовых панелях достаточно широко использовался, так называемый, 20-контатный разъем LVDS, хотя в реальности на этом разъеме присутствует 22 контакта. Этот разъем предназначался для одноканального LVDS, и распределение сигналов на нем приводится в табл.5.

 

 

 

 

 

 

 

 

 

 

 

Таблица 5.

Обознач.

Описание

1

VCC 

Напряжение питания (+3.3V)

2

VCC 

Напряжение питания (+3.3V)

3

VSS

Земля

4

VSS

Земля

5

RX0-

«-» для дифф. пары №0

6

RX0+

«+» для дифф. пары №0

7

VSS

Земля

8

RX1-

«-» для дифф. пары №1

9

RX1+

«+» для дифф. пары №1

10

VSS

Земля

11

RX2-

«-» для дифф. пары №2 

12

RX2+

«+» для дифф. пары №2 

13

VSS

Земля

14

RXC-

«-» для дифф. пары сигнала CLK 

15

RXC+

«+» для дифф. пары сигнала CLK

16

VSS

Земля

17

RX3-

«-» для дифф. пары №3 

18

RX3+

«+» для дифф. пары №3 

19

VSS

Земля

20

VCC 

Напряжение питания (+3.3V)

21

Frame

Земля

22

Frame

Земля

Пример одноканального интерфейса LVDS с 22-контаткным разъемом и отдельной микросхемой трансмиттера представлен на рис.24.

Рис.24

Чтобы просмотреть  рис.24 подробнее, нажмите на ссылку.

Компаниями Philips и LG тоже применялся 22-контактный разъем, но в отличие от Samsung, этот разъем имел совершенно другую цоколевку (см. табл.6).

Таблица 6.

Обознач.

Описание

1

Frame

Земля

2

Frame

Земля

3

NC

Не используется

4

FR0M 

«-» для дифф. пары №0

5

VSS

Земля

6

FR0P 

«+» для дифф. пары №0

7

VCC 

Напряжение питания (+5V)

8

FR1M

«-» для дифф. пары №1

9

VSS

Земля

10

FR1P

«+» для дифф. пары №1

11

VCC 

Напряжение питания (+5V)

12

FR2M

«-» для дифф. пары №2 

13

VSS

Земля

14

FR2P

«+» для дифф. пары №2 

15

VSS

Земля

16

FCLKM

«-» для дифф. пары сигнала CLK 

17

VSS

Земля

18

FCLKP 

«+» для дифф. пары сигнала CLK

19

VSS

Земля

20

FR3M 

«-» для дифф. пары №3 

21

VSS

Земля

22

FR3P

«+» для дифф. пары №3 

Кроме того, в относительно современных 15-дюймовых мониторах LG, например в LG Flatron L1510P, использовался реальный 20-контактный разъем для передачи данных одноканального LVDS. Распределение сигналов по контактам данного разъема приводится в табл.7.

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Таблица 7.

Обознач.

Описание

1

NC

Не используется

2

VSS

Земля

3

Y3P

«+» для дифф. пары №3 

4

Y3M 

«-» для дифф. пары №3 

5

VSS

Земля

6

CLKP 

«+» для дифф. пары сигнала CLK

7

CLKM

«-» для дифф. пары сигнала CLK 

8

VSS

Земля

9

Y2P

«+» для дифф. пары №2 

10

Y2M

«-» для дифф. пары №2 

11

VSS

Земля

12

Y1P

«+» для дифф. пары №1

13

Y1M 

«-» для дифф. пары №1

14

VSS 

Земля

15

Y0P 

«+» для дифф. пары №0

16

Y0M 

«-» для дифф. пары №0

17

VSS 

Земля

18

VSS 

Земля

19

VCC 

Напряжение питания (+3.3V/+5V)

20

VCC 

Напряжение питания (+3.3V/+5V)

Другой вариант 20-контактного разъема интерфейса LVDS применялся фирмами Philips и LG в 15/17 и 18-дюймовых матрицах, в которых передача данных осуществлялась с использованием 2-канального LVDS. При этом, 20-контактный разъем предназначался исключительно для передачи данных и на нем отсутствуют контакты питания и земли. Питающее напряжение и сигнальная земля LCD-матрицы в данном случае выведены на другой разъем, обычно 5-контаткный. Распределение сигналов двухканального LVDS по контактам 20-пинового разъема в мониторах Philips и LG, представлено в табл.8.

 

 

 

 

 

 

 

Таблица 8.

Обознач.

Описание

1

FR3P

«+» для дифф. пары №3 (нечетный канал)

2

FR3M

«-» для дифф. пары №3 (нечетный канал)

3

FCLKP

«+» для дифф. пары сигнала CLK (нечетный канал)

4

FCLKM

«-» для дифф. пары сигнала CLK (нечетный канал)

5

FR2P

«+» для дифф. пары №2 (нечетный канал)

6

FR2M

«-» для дифф. пары №2 (нечетный канал)

7

FR1P

«+» для дифф. пары №1 (нечетный канал)

8

FR1M

«-» для дифф. пары №1 (нечетный канал)

9

FR0P

«+» для дифф. пары №0 (нечетный канал)

10

FR0M

«-» для дифф. пары №0 (нечетный канал)

11

SR3P

«+» для дифф. пары №3 (четный канал)

12

SR3M

«-» для дифф. пары №3 (четный канал)

13

SCLKP

«+» для дифф. пары сигнала CLK (четный канал)

14

SCLKM

«-» для дифф. пары сигнала CLK (четный канал)

15

SR2P

«+» для дифф. пары №2 (четный канал)

16

SR2M

«-» для дифф. пары №2 (четный канал)

17

SR1P

«+» для дифф. пары №1 (четный канал)

18

SR1M

«-» для дифф. пары №1 (четный канал)

19

SR0P

«+» для дифф. пары №0 (четный канал)

20

SR0M

«-» для дифф. пары №0 (четный канал)

Как видно из всего этого, при применении на LCD-матрице 20-контактного разъема говорить о совместимости панелей различных производителей говорить не приходится (именно эту проблему и пытались решить введением стандартного 30-пинового разъема).

Еще раз обращаем внимание на то, что цоколевка разъемов во всех таблицах представлена со стороны LCD-матрицы. Это означает, что на основной плате монитора она имеет обратный порядок.

В последних номерах прошлого года мы начали публикацию обзора внешних интерфейсов TFT-панелей. А так как эта тема является достаточно обширной, то пришлось данный обзор разбить на несколько частей. Последнюю – третью часть мы и представляем вашему вниманию. В этой части речь пойдет об интерфейсе RSDS, который хотя и крайне редко, но все же используется для передачи данных на LCD-матрицу.

Так как первые две части обзора были опубликованы в прошлом году, напомним нашим читателям, о чем в них говорилось.

Итак, на LCD-матрицу необходимо передать информацию о цвете каждой экранной точки, а также сигналы строчной и кадровой синхронизации. Информация о цвете предается в цифровом виде, при этом каждой точке соответствует либо 18-разрядный, либо 24-разрядный цифровой код. Как известно, любой цвет представляется комбинацией трех основных цветов (красного, зеленого и синего), и каждый из этих трех цветов описывается либо 6-битным кодом (поэтому и получается 18-разрядный цветовой поток: 3 цвета по 6 бит), либо 8-битным кодом (поэтому и получается 24-разрядный цветовой поток: 3 цвета по 8 бит). Интерфейс, по которому передается информация о цвете, должен быть скоростным, т.к. через него передается очень большой объем данных. Ведь для каждой экранной точки необходимо передать до 24 бит, а, например, при разрешении 1280х1024 таких экранных точек более 1.3 миллиона. Причем весь этот объем данных (1.3 миллиона по 24 бита) необходимо передавать 60 раз в секунду.

На сегодняшний день существует несколько способов (несколько интерфейсов) соединения ЖК-панели с главной платой микропроцессора:- параллельный цифровой интерфейс;- интерфейс TMDS;- интерфейс LVDS;- интерфейс RSDS.

За исключением первого в приведенном списке, все остальные интерфейсы являются последовательными, что позволяет повысить длину кабельного соединения, и, в конечном счете, увеличить скорость передачи данных. Кроме того, необходимо отметить, что все эти последовательные интерфейсы используют для передачи данных дифференциальные линии (пары), что позволяет улучшить помехозащищенность интерфейса.

И если интерфейсы TMDS и LVDS очень похожи между собой, и их различия можно считать, в большей степени, техническими, то интерфейс RSDS отличается от них достаточно существенно.

Прежде чем переходить к обсуждению технических деталей интерфейса RSDS, необходимо отметить его «стратегические» отличия от рассмотренных ранее интерфейсов и понять отличия в архитектуре всего LCD-монитора, возникающие при использовании RSDS.

Во-первых, вспомним, что непосредственное управление жидкокристаллическими (ЖК) ячейками осуществляют микросхемы столбцовых драйверов и строковых драйверов. Столбцовые драйверы осуществляют преобразование цифрового кода в аналоговое напряжение, прикладываемое к ЖК-ячейке. Эти аналоговые напряжения прикладываются поочередно к каждому столбцу ЖК-ячеек, в результате чего точки каждой строки поочередно засвечиваются одна за другой. Назначением строковых драйверов является поочередное перебирание строк, в результате чего обеспечивается построчный вывод изображения.

Управление столбцовыми и строковыми драйверами осуществляется микросхемой контроллера синхронизации - Timing Controller, традиционно обозначаемую TCON. Основной функцией этого контроллера является преобразование сигналов, сформированных на выходе скалера, в сигналы управления строковыми и столбцовыми драйверами. Физически, контроллер TCON, традиционно, располагается непосредственно на LCD-панели, поближе к драйверам строк и столбцов. Именно для передачи данных от скалера на TCON и используются такие интерфейсы, как параллельный цифровой интерфейс, интерфейс TMDS и интерфейс LVDS (рис.1). Но передать данные на TCON – это только полдела. Цветовые данные (18-разрядный или 24-разрядный поток) должны быть в итоге переданы на микросхемы столбцовых драйверов, где и будут преобразованы в аналоговое напряжение. От контроллера TCON на столбцовые драйверы цветовые данные передаются с помощью другого интерфейса – чаще всего интерфейса RSDS. Таким образом, RSDS является внутренним интерфейсом LCD-панели. Но это в классическом варианте.

 

Рис.1 Классическая архитектура современных TFT-матриц

Существует и другой взгляд на схемотехнику LCD-мониторов. Этот взгляд подразумевает размещение контроллера TCON на основной плате монитора, т.е. вне LCD-панели (рис.2). При этом на LCD-панели остаются только столбцовые и строковые драйверы. Подобное решение имеет как недостатки, так и определенные преимущества, в частности:

- уменьшение количества преобразований сигналов (из параллельного вида в последовательный, и наоборот – см. первые две части данной статьи);

- упрощение схемотехники и снижение стоимости LCD-панели.

 

 

 

 

 

 

 

 

 

 

 

Рис.2  Архитектура TFT-монитора при размещении TCON на основной плате

Так как TCON находится теперь на основной плате, то естественно, что интерфейсом, связывающим основную плату с LCD-панелью, становится RSDS, хотя необходимо отметить, что на интерфейсе должны еще присутствовать и другие сигналы управления столбцовыми и строковыми драйверами. Необходимо отметить, что контроллер TCON практически всегда интегрирован со скалером, т.е. на основной плате монитора располагается всего один сверхбольшой чип, называемый скалером со встроенным TCON (рис.3). Естественно, что в таком варианте, диагностика скалера заключается в контроле на его выходе сигналов интерфейса RSDS.

 

 

 

 

 

 

 

Рис.3  В современной схемотехнике возможно объединение скалера и TCON в одном чипе

 Обзор интерфейса RSDS

Интерфейс RSDS, разработан фирмой National Semiconductor Corp., и зарегистрирован как ее торговая марка.

Аббревиатура RSDS (Reduced Swing Differential Signaling) переводится как: дифференциальные сигналы с уменьшенным размахом. Стандарт RSDS описывает характеристики передатчиков (трансмиттеров – Transmitter) и приемников (ресиверов –Receiver), а также описывает протокол передачи данных от чипа к чипу. Особое внимание следует обратить на то, что стандартом RSDS описываются электрические характеристики и протоколы передачи только по линиям данных. Дополнительные управляющие сигналы, использующиеся для управления столбцовыми и строчными драйверами, этим стандартом не регламентируются и не описываются, т.к. все подобные сигналы являются уникальными для каждого типа драйверов и разрабатываются производителями LCD-панелей и производителями драйверов. Таким образом, стандартом RSDS рассматривается только шина данных между контроллером TCON и столбцовыми драйверами, по которой передаются данные для управления цветом каждой ячейки LCD.

К особенностям и преимуществам шины RSDS можно отнести:

1) Высокая пропускная способность, что позволяет значительно увеличивать разрешающую способность LCD-панели.

2) Обеспечение высококачественного подавления помех при передаче данных, что приводит к значительному улучшению качества изображения на LCD-панели.

3) Снижение динамической мощности, рассеиваемой на элементах системы, использующей интерфейс RSDS. Это позволяет упростить конструкцию LCD-панели за счет более простых решений по теплоотводу, а также увеличить время работы LCD-панели.

4) Снижение уровня высокочастотных электромагнитных излучений, генерируемых электронными компонентами LCD-панели. Это дает значительный выигрыш в плане обеспечения безопасности пользователя при работе с LCD-мониторами.

Интерфейс RSDS разрабатывался с намерениями использовать его в панелях с разрешениями, начиная от стандартов VGAи UXGA и выше. Шина RSDS является масштабируемой, т.е. увеличением количества дифференциальных пар шины можно значительно повысить ее разрядность. Такое масштабирование шины позволяет практически неограниченно повышать разрешающую способность LCD-панели. Ограничение разрешающей способности будет вызвано лишь ограничениями полосы пропускания приемников и передатчиков интерфейса RSDS. В отличие от интерфейса LVDS, где размах сигналов составляет от 250 до 400 мВ, в интерфейсе RSDS используется размах сигналов в 200 мВ. Такое умень